RAM戦争：JEDECの復活

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レイテンシー

Micron のマルチプリフェッチ出力データパス技術の特許に基づいて、5 つの異なるレイテンシ設定でのメモリ操作中のタイミング図を以下に示します。

DRAMメモリアレイは、セルのテーブルと考えることができます。これらのセルはコンデンサで構成され、チップ構成に応じて1つまたは複数の「ビット」のデータを保持します。このテーブルは、行デコーダと列デコーダによってアドレス指定されます。これらのデコーダは、RAS（行アドレスストローブ）クロックジェネレータとCAS（列アドレスストローブ）クロックジェネレータから信号を受信します。パッケージサイズを最小化するために、行アドレスと列アドレスは行アドレスバッファと列アドレスバッファに多重化されます。例えば、アドレスラインが11本ある場合、行アドレスバッファと列アドレスバッファも11個あります。「センスアンプ」と呼ばれるアクセストランジスタは各列に接続され、チップの読み取りおよび復元操作を行います。セルは読み取り操作ごとに放電するコンデンサであるため、センスアンプはアクセスサイクルが終了する前にデータを復元する必要があります。

データセルに使用されるコンデンサは電荷を放出する傾向があるため、定期的なリフレッシュサイクルが必要です。リフレッシュサイクルがないとデータが失われます。リフレッシュコントローラはリフレッシュサイクル間の時間を決定し、リフレッシュカウンタはアレイ全体（すべての行）がリフレッシュされるようにします。もちろん、これはリフレッシュ処理に一定のサイクルが使用されることを意味し、パフォーマンスに多少の影響を及ぼします。

典型的なメモリアクセスは次のように行われます。まず、行アドレスビットがアドレスピンに出力されます。一定時間後、RAS\信号が立ち下がり、センスアンプがアクティブになり、行アドレスが行アドレスバッファにラッチされます。RAS\信号が安定すると、選択された行がセンスアンプに転送されます。次に、列アドレスビットが設定され、CAS\信号が立ち下がると列アドレスバッファにラッチされます。このとき、出力バッファもオンになります。CAS\信号が安定すると、選択されたセンスアンプがデータを出力バッファに出力します。