数百枚の非常に薄く、わずかに異なる材料シートでできた塔を建てようとするところを想像してみてください。それぞれのシートは自ら曲がったり反ったりしようとするのです。imecとゲント大学の研究者たちは、まさにこれを実現しました。300mmウエハー上にシリコン（Si）とシリコンゲルマニウム（SiGe）の層を120層交互に積層したのです。これは3次元DRAMへの重要な一歩です。一見すると紙を積み重ねているように見えますが、実際には、自然に剥がれようとする材料でトランプの家をバランスよく組み立てているようなものです。
課題は格子不整合から始まります。シリコンとシリコンゲルマニウム結晶は原子間隔がわずかに異なるため、積層すると層は自然に伸縮しようとします。これは、2枚目ごとに1枚目よりわずかに大きいトランプを積み重ねるようなもので、慎重に位置合わせしないと、積み重ねたカードは反り返り、倒れてしまいます。半導体用語では、これらの「倒れ」はミスフィット転位、つまりメモリチップの性能を損なう可能性のある微小な欠陥として現れます。
高度なエピタキシャル堆積技術を用いたこのプロセス自体は、ガスで絵を描くようなものです。シリコンとゲルマニウムを含むガスであるシランとゲルマンがウェハ表面で分解され、精密なナノメートル単位の薄さの層が残ります。各層の厚さ、組成、均一性を制御することが極めて重要であり、わずかなずれでも積層全体に伝播し、欠陥を拡大させる可能性があります。
では、なぜこれほどの努力が必要なのでしょうか？従来のDRAMでは、メモリセルが平面的に配置されているため、密度が制限されていました。層を垂直方向（3D）に積み重ねることで、同じフットプリントにはるかに多くのメモリセルを配置でき、チップを大型化することなくストレージ容量を向上させることができます。120層構造の二重層構造の実現に成功したことは、垂直方向のスケーリングが可能であることを証明し、次世代の高密度メモリデバイスの実現に一歩近づきました。
各二重層を高層ビルの各階に例えてみましょう。1階でもずれると、建物全体が不安定になります。研究者たちは、歪みを制御し、各層を均一に保つことで、単位面積あたり数千個のメモリセルを収容できるシリコンとSiGeからなるナノスケールの高層ビルを効果的に構築しました。
その影響はメモリチップだけにとどまりません。精密な多層構造を形成する技術は、3Dトランジスタ、積層型ロジックデバイス、さらには原子レベルでの層特性制御が不可欠な量子コンピューティングアーキテクチャの進化にも貢献します。サムスンはすでに3D DRAMをロードマップに組み込んでおり、専用の研究開発施設も備えています。
さらに、この研究は、ゲート・オールアラウンド電界効果トランジスタ（GAAFET）および相補型FET（CFET）技術の開発に向けた継続的な取り組みとも整合しています。これらの高度なトランジスタアーキテクチャは、エピタキシャル成長技術による材料特性の精密制御の恩恵を受けており、電子機器の継続的な小型化に不可欠な、より小型で高出力のトランジスタの製造を可能にします。
まとめると、これはご存知の通り、単にシリコンを積み重ねるだけではありません。原子の張力から秩序を工学的に生み出し、自然界では到底作り出せない構造を作り出すのです。メモリ技術においては、あらゆる新たなブレークスルーで言われているように、これはチップの設計を根本から変えるマイルストーンであり、これまで以上に高密度、高速、そして信頼性の高いチップを実現する可能性を秘めています。
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ハッサム・ナシルは、長年の技術編集者兼ライターとしての経験を持つ、熱狂的なハードウェア愛好家です。CPUの詳細な比較やハードウェア全般のニュースを専門としています。仕事以外の時間は、常に進化を続けるカスタム水冷式ゲーミングマシンのためにチューブを曲げたり、趣味で最新のCPUやGPUのベンチマークテストを行ったりしています。
