サムスンは木曜日、3GAE（3nmクラスのゲート・オールアラウンド・アーリー）製造プロセスを用いた量産を今四半期（つまり数週間以内）に開始する予定であると発表した。この発表は、業界初の3nmクラスの製造技術であるだけでなく、ゲート・オールアラウンド型電界効果トランジスタ（GAAFET）を採用した初のノードでもある。
「世界初のGAA 3ナノプロセスの量産により、技術リーダーシップを強化する」とサムスンの声明[PDF]には記されている。
サムスンは約3年前に3GAEおよび3GAPノードを正式に発表しました。同社は3GAE技術を用いて製造された256Mb GAAFET SRAMチップについて説明し、いくつかの主張を展開しました。サムスンによると、このプロセスにより、パフォーマンスが30%向上し、消費電力が50%削減され、トランジスタ密度（ロジックトランジスタとSRAMトランジスタの混合を含む）が最大80%向上するとのことです。しかし、パフォーマンスと消費電力の実際の組み合わせがサムスンにとってどのような影響を与えるかはまだ分かりません。
理論上、GAAFETは現在使用されているFinFETと比較して多くの利点があります。GAAトランジスタでは、チャネルは水平に配置され、ゲートに囲まれています。GAAチャネルはエピタキシーと選択的材料除去によって形成されるため、設計者はトランジスタのチャネル幅を調整することで、チャネルを精密に調整できます。チャネル幅を広くすることで高性能が得られ、チャネル幅を狭くすることで低消費電力が得られます。このような精密さにより、トランジスタのリーク電流（つまり消費電力）が大幅に低減されるだけでなく、トランジスタ性能のばらつきも低減されます（すべてが順調に動作することを前提としています）。これは、歩留まり、市場投入までの時間の短縮、そして歩留まりの向上につながります。また、Applied Materialsの最近のプレゼンテーションによると、GAAFETはセル面積を20%～30%削減できるとされています。
アプライドマテリアルズといえば、同社は最近、GAAトランジスタ製造における大きな課題、すなわちチャネル周囲の多層ゲート酸化膜とメタルゲートスタックを限られたスペースに堆積させる必要性に対処するための高真空IMS（Integrated Materials Solution）システムを発表しました。アプライドマテリアルズ初の新型IMSツールは、原子層堆積（ALD）、熱処理、プラズマ処理、計測工程を統合することで、1.5オングストロームも薄いゲート酸化膜を堆積できます。メタルゲートIMSは、双極子工学と様々なALD工程を統合しています。
Samsungの3GAEは、3nmクラスの製造技術としては「初期段階」であり、主にSamsung LSI（Samsungのチップ開発部門）と、おそらくSFの他のアルファ顧客数社によって使用されるでしょう。Samsung LSIやSFの他の初期顧客はチップを大量に製造する傾向があることを念頭に置くと、これらの製品の歩留まりと性能が期待通りであれば、3GAE技術はかなり広く使用されると予想されます。
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全く新しいトランジスタ構造への移行は、全く新しい製造プロセスと全く新しいツールを必要とするため、一般的にリスクを伴います。また、新たなノードによって導入され、新しい電子設計自動化（EDA）ソフトウェアによって対処される、新たな配置手法、フロアプランルール、配線ルールも課題となります。さらに、チップ設計者は全く新しいIPを開発する必要があり、これはコストのかかる課題です。
アントン・シロフはTom's Hardwareの寄稿ライターです。過去数十年にわたり、CPUやGPUからスーパーコンピュータ、最新のプロセス技術や最新の製造ツールからハイテク業界のトレンドまで、あらゆる分野をカバーしてきました。
