過去数ヶ月にわたり、IntelのRaja Koduri氏は、次期Xe Graphicsアーキテクチャとラインナップの一部を徐々に公開してきました。Xeファミリーは、Xe LP Graphicsブランドの低消費電力統合型およびエントリーレベルのグラフィックスソリューションから、ダイスタッキングによるデータセンター向けマルチチップソリューションまで、あらゆるものを網羅します。特に後者のソリューションについて言及しています。
先週お伝えしたように、IntelのXe HPグラフィックスには3つのバリエーションがあります。これまで何度か公開されているベースモデルは、512個のEU（実行ユニット）を搭載したシングルタイルで、おそらく2つのHMB2eスタックを搭載しています。Intelは正確な仕様を明らかにしていませんが、1タイル、2タイル、4タイルの各バージョンにおける計算ワークロードのパフォーマンススケーリングを示しました。
追加タイルによるスケーリングは完璧すぎるように見えるかもしれませんが、これはリアルタイムグラフィックスのワークロードではないことに注意することが重要です。SLIやCrossFireなどの技術においてGPU間で処理を分割するのははるかに困難であり、追加GPUによるスケーリングによって得られるパフォーマンスの向上は、ゲーマーにとってせいぜい50～80%程度です。しかし、計算ワークロードではタスクが独立していることが多いため、完璧なスケーリングを実現できます。
4タイルGPUが実際には存在せず、単なる宣伝活動に過ぎないと疑われるのを防ぐため、Raja氏はHot Chipsのプレゼンテーション中にこの大きなパッケージを取り出し、カメラに向かってちらりと見せました。そして、確かにこれは本当に大きいのです。これまで見てきたどのチップパッケージよりもずっと大きいのです。
4 タイルの Xe HP が実際に生産されるかどうか、あるいは Intel が Xe HPC (別名 Ponte Vecchio) を準備している間の単なるテスト製品であるかどうかは別の問題です。
Xe HPは、マルチタイル構成への拡張にEMIBのみを使用しています。Xe HPCには、Rambo Cacheタイル、Foverosダイスタッキング、そして追加の機能強化を加えたCo-EMIBも搭載されます。Ponte Vecchioは、次期スーパーコンピューターAuroraでの使用が計画されており、Intelの7nmリソグラフィーで製造される予定でしたが、現在は延期されています。
一方、Intelは現在、1タイル、2タイル、4タイルのXe HPシリコンをラボに保有しています。予想通り、EMIB接続のため、後者2つのパッケージはベースデザインの2倍と4倍のサイズになり、GPUには3つの独立したソケットが必要になります。
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Raja氏が披露したXe HPの4タイル実装は、FP32演算で約42TFLOPSの性能を発揮します。しかし、これは実際には最大性能ではありません。Raja氏はまた、この4タイルチップは「ペタフロップス規模の演算」、つまり1000TFLOPSを超える性能を実現できると述べています。これはTensorコアの搭載によるものですが、正確な構成は不明です。
NvidiaのA100アーキテクチャやGoogleのTPUv4と同様に、Xe HPはTensorコアをサポートしています。これらのコアは1サイクルあたり128回の演算が可能で、EUごとに1つのTensorコアが搭載されていると想定しています。EUが2048個ある場合、以下のようになります。
2048 × 128 × 2 (FMA) = 524,288
クロック速度が不明ですが、1ペタフロップスあたり2GHzのベースライン、あるいはクロックあたり128演算以上を処理できる別のTensorコア構成が示唆されています。いずれにせよ、スーパーコンピュータがエクサスケールコンピューティングのレベルに到達するのがはるかに容易になるはずです。
ジャレッド・ウォルトンは、Tom's Hardwareのシニアエディターで、GPU全般を専門としています。2004年からテクノロジージャーナリストとして活躍し、AnandTech、Maximum PC、PC Gamerなどで執筆活動を行っています。初代S3 Virgeの「3Dデセラレータ」から最新のGPUまで、ジャレッドは最新のグラフィックストレンドを常に把握しており、ゲームパフォーマンスに関する質問は彼にお任せください。
