TSMCは2023年北米技術シンポジウムで、2025～2026年に量産開始予定の2nmクラスのプロセス技術に関する詳細情報を発表しました。世界最大のファウンドリーであるTSMCは、N2ファミリーをN2Pで拡張する予定です。N2Pは裏面電源レールを搭載し、性能向上、消費電力削減、トランジスタ密度向上を実現します。さらに、TSMCは最高の性能と高電圧対応を実現するように設計されたN2Xノードも計画しています。
N2はフルノードの利点を提供する
TSMC独自のN2プロセス技術は、2025年に量産開始が予定されており、ゲートオールアラウンド（GAA）ナノシートトランジスタを導入します。N3Eと比較すると、この新ノードは、消費電力とトランジスタ数を同一にしたまま性能を10～15%向上させるか、周波数と複雑さを同一に維持したまま消費電力を25～30%削減することを約束しています。スケーリングに関しては、TSMCは詳細な数値を公表していませんが、この新しい製造技術によりチップ密度が15%向上するとしています。これは、ロジック50%、SRAM30%、アナログ回路20%で構成される仮想的なICを反映しているため、曖昧な表現です。
TSMCのN2プロセス開発は計画通りの進捗を見せている。シンポジウムにおいて、TSMCはナノシートGAAトランジスタの性能が目標仕様の80%以上を達成し、256Mb SRAMテストICの平均歩留まりが50%を超えたと発表した。
N2P: より高いパフォーマンス効率を実現するバックサイド電源レール
N2はN3Eに対して明確な利点を提供しますが、後継のN2Pはさらに優れた性能を発揮すると期待されています。TSMCの第2世代2nmクラスプロセスには、トランジスタ性能の向上、消費電力の低減、トランジスタ密度の向上、そしてチップ内のデータ線と電源線間の干渉リスクの排除を目的としたバックサイド電力供給ネットワーク（PDN）が組み込まれる予定です。
バックエンド・オブ・ライン（BEOL）とコンタクト抵抗は長年にわたりチップメーカーにとって大きな課題であり、近年、バックサイド電源供給は最も重要なイノベーションの一つとなっています。電源レールをウェハ裏面に再配置することで、バックサイド電源供給はI/O配線と電源配線を分離し、BEOLにおけるビア抵抗の上昇問題を軽減します。
TSMCはN2PのN2に対する性能、消費電力、面積（PPA）のメリットに関する具体的な数値を明らかにしていませんが、一部のアナリストは、バックサイドPDNによって消費電力が1桁低下し、トランジスタ密度が2桁増加する可能性があると指摘しています。TSMCがN2Pにさらなる最適化を施す可能性が高いことを考慮すると、この技術は性能効率とトランジスタ密度の両面でN2およびN3を大幅に上回ると予想されます。
TSMCは、N2Pが2026年に大量生産（HVM）の準備が整うと予想しており、このノードで製造された実際のチップは2027年に出荷される予定です。Intelがその約束を果たし、20A生産技術（RibbonFET GAAトランジスタとPowerViaバックサイドPDNの両方を採用）で製造された最初のチップを2024年に出荷すると仮定すると、Intelはバックサイド電源レールでTSMCより2～3年先を行くことになります。
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N2X: 究極のパフォーマンスを実現する高電圧
TSMCは、ハイエンドデータセンターCPUなどの高性能コンピューティング（HPC）アプリケーション向けにカスタマイズされた製造プロセスであるN2Xを開発しています。これらのチップは一般的に消費電力が大きく、ピーク需要時にクロックを上げる能力が必要です。つまり、高電圧・高電流に対応する必要があります。このノードは早くても2026年に利用可能になる予定であるため、TSMCは現時点ではN2、N2P、N3Xに対する性能向上の詳細を明らかにしていません。一方、最近のすべての製造技術と同様に、最大の性能と効率は、ファウンドリとIP開発者間の広範な設計技術協調最適化（DTCO）を通じてのみ実現できます。
アントン・シロフはTom's Hardwareの寄稿ライターです。過去数十年にわたり、CPUやGPUからスーパーコンピュータ、最新のプロセス技術や最新の製造ツールからハイテク業界のトレンドまで、あらゆる分野をカバーしてきました。
