TSMC、2nmノードを発表：2025年までに性能が30%向上

一般的に、TSMCのN3はフルノードのパフォーマンス向上と消費電力の削減を実現します。しかし、密度の面では、この新技術は感動を与えるほどのものではありません。たとえば、TSMCのN3Eノードは、N5に比べてチップ密度が1.3倍向上しており、これはかなりの向上です。公平を期すために、TSMCは2022年のテクノロジーシンポジウムで公開された資料の中で、N3EとN2のトランジスタ密度を説明するために、やや複雑な「チップ密度」指標を使用していることに注意する必要があります。チップ密度は基本的に、ロジック50%、SRAM 30%、アナログ回路20%で構成される仮想チップを表します。最新の設計はSRAMを非常に多く使用しますが、SRAMはアナログ回路と同様にほとんどスケーリングできません。そのため、スケーリングされない回路が50%あるN2チップは、N3E ICと比較してスケーラビリティが平凡なものになります。N3のトランジスタ密度最適化バージョンであるN3Sと比較すると、結果はさらに印象に残らないかもしれません。

TSMCは、モバイルSoC、高性能CPU、GPUなど、様々なアプリケーション向けにN2を位置付けています。世界トップのファウンドリであるTSMCは、N2プラットフォームの特徴として（GAAナノシートトランジスタと裏面電源レールに加えて）、チップレット統合に言及しています。これは、N2を使用する多くのアプリケーションが、性能とコストを最適化するためにマルチチップレットパッケージも採用することを示唆していると考えられます。

報道されているように、TSMCは2025年後半にN2ノードを使用したチップの量産を開始する予定であるため、現代の半導体生産サイクルの長さを考慮すると、商用2nmチップが市場に登場するのは2025年後半か、あるいは2026年になると予想されます。もちろん、それ以前と2026年には、TSMCはさまざまなN3（3nmクラス）ノードを提供しますが、これはまた別の話です。