プロセッサは比較的小型だと思われがちですが、TSMCはCoWoSテクノロジーのバージョンを開発しており、パートナー企業は9.5インチレチクルサイズ（7,885 mm²）のマルチチップレットアセンブリを、CDケースよりわずかに大きい120×150 mm（18,000 mm²）の基板上で構築できるようになります。TSMCによると、これらの巨大プロセッサは標準的なプロセッサの最大40倍の性能を発揮できるとのことです。
ほぼすべての最新の高性能データセンターグレードのプロセッサはマルチチップレット設計を採用しており、パフォーマンスに対する要求が高まるにつれて、開発者はさらに多くのシリコンを製品に統合したいと考えています。
大きいものから巨大なものへ
現在、TSMC CoWoSは、最大2831mm²のインターポーザーサイズを実現するチップパッケージングソリューションを提供しています。これは、同社のレチクル（フォトマスク）サイズ制限（EUV規格では858mm²、TSMCは830mm²を使用）の約3.3倍に相当します。この容量は、AMDのInstinct MI300XアクセラレータやNVIDIAのB200 GPUなどの製品で既に活用されています。これらの製品は、コンピューティング用の2つの大型ロジックチップレットと8つのHBM3またはHBM3Eメモリスタックを組み合わせています。しかし、将来のアプリケーションにはそれだけでは不十分です。
TSMCは来年かその少し後に、次世代CoWoS-Lパッケージング技術を導入する予定です。この技術は、標準レチクル面積の約5.5倍に相当する最大4,719mm²のインターポーザーをサポートします。このパッケージは最大12スタックの高帯域幅メモリを搭載でき、100×100mm（10,000mm²）の大型基板を必要とします。同社は、この世代のパッケージング技術をベースに構築されたソリューションは、現行設計の3.5倍以上の演算性能を実現すると見込んでいます。このソリューションは、12スタックのHBM4スタックを搭載したNvidiaのRubin GPUには十分かもしれませんが、より高い演算能力を提供するプロセッサには、さらに多くのシリコンが必要になります。
TSMCは将来を見据え、このパッケージング手法をさらに積極的に拡大していく予定です。同社は、120×150 mmの基板（標準的なCDジュエルケースの寸法は約142×125 mm）に実装された、フォトマスクの限界の約9.5倍に相当する最大7,885 mm²の面積を持つインターポーザーの提供を計画しています。
これは、TSMCが昨年発表した120×120mm基板上に8倍レチクルサイズのマルチチップレットアセンブリからの増加であり、この増加はファウンドリの顧客からの要望を反映していると考えられます。このようなパッケージは、4つの3D積層システムオンインテグレーテッドチップ（SoIC、例えばN3ロジックダイの上にN2/A16ダイを積層したもの）、12個のHBM4メモリスタック、そして追加の入出力ダイ（I/Oダイ）をサポートすると予想されています。
しかし、TSMCには極めて高い性能を求め、それに対して対価を支払う意思のある顧客が存在します。TSMCは、こうした顧客のために、ウェーハレベルの統合を可能にするSystem-on-Wafer（SoW-X）テクノロジーを提供しています。現在、AI向けWFEプロセッサとDojoプロセッサにウェーハレベルの統合を採用しているのはCerebrasとTeslaのみですが、TSMCはこれら2社以外にも同様の要件を持つ顧客が存在すると考えています。
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電力供給
9.5インチレチクルサイズやウエハサイズのプロセッサは、製造と組み立てが困難であることは間違いありません。しかし、これらのマルチチップレットソリューションには、キロワットレベルの高電流電力供給が必要であり、サーバーメーカーやチップ開発者にとってこれはますます困難になっており、システムレベルでの対応が必要です。TSMCは2025年テクノロジーシンポジウムにおいて、キロワットクラスでの効率的かつスケーラブルな電力供給を可能にする電力供給戦略の概要を発表しました。
TSMCは、キロワットクラスの電力要件を持つプロセッサに対応するため、TSMCのN16 FinFETテクノロジーで製造されたTSVとオンウェーハインダクタを備えたモノリシック電源管理IC（PMIC）を、RDLインターポーザーを備えたCoWoS-Lパッケージに直接統合し、基板自体を経由した電力配線を可能にすることを目指しています。これにより、電源とアクティブダイ間の距離が短縮され、寄生抵抗が低減し、システム全体の電力整合性が向上します。
TSMCは、N16ベースのPMICは、必要な電流レベルでの動的電圧スケーリング（DVS）のためのきめ細かな電圧制御を容易に処理でき、従来のアプローチと比較して最大5倍の電力供給密度を実現できると主張しています。さらに、インターポーザーまたはシリコン基板に直接組み込まれた埋め込み型ディープトレンチコンデンサ（eDTC/DTC）は、高密度デカップリング（最大2,500nF/mm^2）を提供し、ダイ近傍の電圧変動をフィルタリングすることで電力安定性を向上させ、急激なワークロード変化下でも信頼性の高い動作を保証します。この埋め込み型アプローチにより、効果的なDVSと改善された過渡応答が実現します。これらはどちらも、複雑なマルチコアまたはマルチダイ設計における電力効率管理に不可欠です。
一般的に、TSMC の電力供給アプローチは、システムレベルの共同最適化への移行を反映しており、シリコンへの電力供給は、各コンポーネントの個別の機能ではなく、シリコン、パッケージング、およびシステム設計の不可欠な部分として扱われます。
フォームファクターと冷却
インターポーザーの大型化は、システム設計、特にパッケージングフォームファクターの面で大きな影響を及ぼすでしょう。計画されている100×100 mm基板は、OAM 2.0フォームファクター（102×165 mm）の物理的限界に近づいています。その後登場する120×150 mm基板はこれらの寸法を超えるため、モジュールパッケージと基板レイアウトには、サイズ拡大に対応する新たな規格が必要になる可能性があります。
物理的な制約や消費電力に加え、これらの巨大なマルチチップレットSiPは膨大な量の熱を発生します。この問題に対処するため、ハードウェアメーカーは既に、マルチキロワットプロセッサに伴う熱負荷に対処するための高度な冷却手法、例えば直接液冷（NVIDIAがGB200/GB300 NVL72設計で既に採用している技術）や液浸冷却技術などを研究しています。しかし、TSMCは、少なくとも現時点では、チップレベルまたはSiPレベルでこの問題に対処することができません。
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アントン・シロフはTom's Hardwareの寄稿ライターです。過去数十年にわたり、CPUやGPUからスーパーコンピュータ、最新のプロセス技術や最新の製造ツールからハイテク業界のトレンドまで、あらゆる分野をカバーしてきました。
