TSMCの第26回テクノロジーシンポジウムが本日開幕し、7nm N7プロセス、5nm N5、N4、そして3nm N3ノードの進捗状況に関する詳細が発表されました。TSMCはまた、3DFabricテクノロジーの詳細も公開し、3nmノード以降のスケーリングを継続するためにどのようなテクノロジーを使用するかについてのヒントも提供しました。TSMCは、IntelとSamsungを凌駕し、業界をリードする7nmノードに移行することで、半導体業界の序列を既に覆し、IntelのライバルであるAMD（その他）を最前線に押し上げました。それでも、同社は急速なイノベーションのペースを緩める兆候を見せず、2022年には3nmテクノロジーの量産を開始する計画です。一方、Intelは7nmを2022年末または2023年初頭にデビューさせる計画です。
TSMCの5nmプロセス「N5」はEUV技術を「広範囲に」採用し、N7プロセスと比較してフルノードのスケーリングメリットを提供します。TSMCは、N5プロセスは7nm N7プロセスと比較して、最大15%の性能向上（同一消費電力）または30%の消費電力削減、そしてロジック密度が1.8倍向上すると主張しています。また、TSMCはN5の欠陥密度の学習曲線がN7よりも速いため、5nmプロセスは従来プロセスよりも早く高い歩留まり率に到達すると述べています。
スワイプして水平にスクロールします
| 改善 | 5nmの「N5」と7nmの「N7」 | N5より5nmの「N5P」 | 5nmの「N4」はN5より上 | 3nmの「N3」と5nmの「N5」 |
| 同じパフォーマンスでパワー | 30% | 10% | ? | 25～30% |
| 同じ電力でのパフォーマンス | 15% | 5% | ? | 10～15% |
| 密度の改善 | 1.8倍 | ? | ? | 1.7倍 |
| リスク / 大量生産 | HVMの場合 | 2021年のランプ | リスク2021年第4四半期 / HVM 2022 | リスク 2021 / HVM 2H22 |
TSMC は、高性能アプリケーション向けに強化された N5P ノードも開発しており、2021 年に増産する予定です。N5P は、N5 と比べてパフォーマンスが 5% 向上 (等電力)、または電力が 10% 削減 (等性能) されます。
Ampere Computingの創設者兼CEOであるRenee Jones氏は、このイベントで、同社はすでに次のサーバーチップをN5プロセスで製造していると述べ、TSMCがすでに5nm設計のハードルのほとんどを乗り越えていることは明らかだと語った。
TSMCは、5nmプロセスに関して、同社4番目のギガファブであり初の5nmファブとなるFab 18でN5の生産を増強すると発表しました。同社は競合他社を追い抜くために時間を無駄にしていません。2018年の着工から1年後、TSMCは1,300台以上のファブ装置の導入を開始し、わずか8ヶ月で完了させました。Fab 18は2020年第2四半期にN5の量産を開始し、年間約100万枚の12インチウェーハを処理できるように設計されています。
TSMCの5nm N4プロセスはN5ノードとIP互換性があるため、パフォーマンス、消費電力、密度の向上といった具体的な数値は明示されていないものの、移行が容易です。TSMCは詳細を明らかにしていませんが、必要なマスク層数が少なくなることは分かっています。TSMCは2021年第4四半期にN4のリスク生産を開始し、2022年に量産開始を予定しています。
同社はまた、3nmノードN3が2021年にリスク生産を開始し、2022年後半に量産（HVM）に入る予定であると発表した。このノードはN5に対して完全なノードスケーリングを提供し、最大10～15%の性能向上、または25～30%の消費電力削減と、（最大）1.7倍の集積度向上を実現する。このノードは引き続きFinFETアーキテクチャを採用し、SRAM集積度は1.2倍、アナログ集積度は1.1倍に向上する。
Tom's Hardware の最高のニュースと詳細なレビューをあなたの受信箱に直接お届けします。
TSMCは、IoT、モバイル、エッジデバイスなどの低消費電力デバイス向けに特別に設計され、密度を向上させたN12Eプロセスについても発表しました。このプロセスは、超低リークデバイスと0.4Vまでの超低Vdd設計をサポートします。
TSMCは、2018年に生産を開始し、AMD、Appleなどの多くの高性能チップに搭載されている7nmノードについて、いくつかの追加情報を発表しました。同社は、このノードで10億個の良品ダイを出荷したという主張を改めて表明し、IntelとSamsungを凌駕する最先端ノードで業界の大部分を支えながら、優れた歩留まりを達成していることを強調しました。同社は既に140以上の設計をテープアウトしており、年末までに200個のデバイスの出荷を計画しています。
一方、同社のN7+は、量産段階でEUVを採用した世界初のノードであり、下位互換性を持つN6はロジック密度が最大18%向上します。TSMCによると、N6の欠陥密度は既にN7と同等です。複雑さの低減と相まって、N7+は既にN7よりも高い歩留まりを実現しています。
TSMCは3nm以下でシリコンを超える可能性
TSMCはN3を超える次世代ノードの策定にも取り組んでおり、3nmを超える技術の実現に役立つ可能性のある業界の最新技術をいくつか公開しましたが、具体的にどのような技術を採用するかについては明らかにしませんでした。TSMCは、ナノシートやナノワイヤといった最新技術に加え、高移動度チャネル、2Dトランジスタ、カーボンナノチューブといった新素材も既に研究中の候補として挙げました。
TSMCはナノシート技術において15年以上の経験を有し、0.46Vで動作する32MbナノシートSRAMデバイスを製造できることを実証しています。また、TSMCは2Dに適した複数の非シリコン材料を特定し、チャネル厚を1nm未満にまで微細化できることを確認しています。さらに、同社はカーボンナノチューブデバイスの開発にも取り組んでいます。
TSMCは研究開発への投資を強化し続けており、2019年だけで29億6000万ドルを投資しました。また、本社の隣に8,000人のエンジニアを擁する新たな研究開発センターを建設中です。このプロジェクトの第1フェーズは2021年に完了する予定です。
TSMCの先進3Dパッケージング技術：3DFabricのご紹介
画像
1
の
2
他の業界関係者から聞いた話を反映して、TSMC は、高度なパッケージング テクノロジがさらなる密度スケーリングの鍵であり、3D パッケージング テクノロジが最善の進路であると考えています。
TSMCは、ウェハレベル3DIC技術において、CoWoS（Chip-on-Wafer-on-Substrate）、InFO-R（Integrated Fan Out）、COW（Chip on Wafer）、WoW（Wafer-on-Wafer）といった強力な3Dパッケージング技術ポートフォリオを既に保有しています。同社は現在、これらの技術を新たな「3DFabric」というブランド名の下に展開しています。これは、チップレット、高帯域幅メモリ、特殊IPを異種パッケージに統合する3Dパッケージング技術の新たなブランド戦略と言えるでしょう。
TSMCは、3DFarbic階層をSoICグループ（CoWおよびWoW）のフロントエンド3Dスタッキング技術に統合し、バックエンド3Dスタッキング技術をInFOおよびCoWoSサブグループに統合しました。これらの技術群により、多様なパッケージングオプションが実現します。TSMCは、InFOおよびCoWoSパッケージの新しいLSI（ローカルSIインターコネクト）バリアントを開発しており、これについては別の記事で詳しく取り上げます。今のところ、詳細はこちらをご覧ください。
TSMC の技術シンポジウムは、事前に録画されたビデオのセレクションで構成されているため、今後、資料をさらに確認しながら、さらに更新していきます。
ポール・アルコーンはTom's Hardware USの編集長です。CPU、ストレージ、エンタープライズハードウェアに関するニュースやレビューも執筆しています。
