本日、インテル ファウンドリー・テクノロジー・リサーチチームは、シリコン材料、チップ相互接続、パッケージング技術などを用いた2Dトランジスタ技術における技術革新を発表しました。同社は、IEEE International Electron Devices Meeting (IEDM) 2024において、自社による7本の論文に加え、imecなどの業界パートナーと共同で発表した2本の論文で、この研究成果を発表する予定です。
インテルの発表内容には、シリコンだけでなく、シリコンを超える材料を用いた原子レベル薄の2Dトランジスタにおいても、ゲート・オール・アラウンド（GAA）トランジスタのスケーリングと性能を向上させる新たな研究が含まれています。また、インターコネクトの性能とスケーラビリティを向上させ、最終的にはトランジスタ間の配線を細くするサブトラクティブ・ルテニウム技術、そしてチップ間のアセンブリスループットを100倍向上させるチップパッケージングの画期的な技術についても概要を説明しました。
インテルのテクノロジーリサーチチームは、過去50年間コンポーネントリサーチチームとして知られており、現在はインテルファウンドリーの一部です。このチームは、インテルラボにおけるより長期的な取り組みよりも、より短期的な商用化を目的とした製品の開発に取り組んでいます。テクノロジーリサーチチームは、インテルの多くの基盤技術の道を切り開いたことで知られており、PowerViaバックサイド電源供給やRibbonFETゲートオールアラウンドアーキテクチャといった最新のイノベーションは、このグループから生まれました。
IntelはまだIEDMで論文を発表しておらず、研究チームのゼネラルマネージャーとの個別面談も明日まで行われません。以下に画期的な成果についてご説明しますが、詳細については改めてお知らせいたします。
相互接続スケーリングのブレークスルー
トランジスタが小型化するにつれ、それらを接続する配線（インターコネクト）も小型化する必要があります。チップ内部で電力とデータを複雑な3Dグリッド状に移動する数十億本のナノメートルスケールの配線には、銅が最適な材料です（この動画でその様子をご覧いただけます）。実際、現代のチップ内部には最大50マイル（約80キロメートル）のインターコネクト配線が敷設されています。しかし、これらの極小サイズの配線を微細化する技術は限界を迎えており、代替材料のほとんどは量産に適していません。これが、プロセスノードの微細化を進める上での重大な障害となっています。
家庭の電気機器に使われる一般的な銅線と同様に、トランジスタ間で電子を運ぶ配線にも絶縁体、つまり誘電体コーティングが必要です。これは、電子が本来あるべきでない場所へ行ってしまうのを防ぐためです。しかし、配線には銅の拡散による誘電体への汚染を防ぐバリアも必要です。このバリアは、配線を縮小する際に問題を引き起こします。
プロセッサ内の相互接続配線を微細化することは、配線形成に用いられる積層プロセスである銅ダマシンの要件により、極めて困難です。まずトレンチを作成し、次にトレンチ内に絶縁膜の上にバリア層を堆積します。次に、バリア層の上にシード層を配置して銅の電気めっきを可能にし、その上に銅を堆積します。最後に、上部に残った余分な材料を研磨して除去します。
Tom's Hardware の最高のニュースと詳細なレビューをあなたの受信箱に直接お届けします。
上の画像に示すように、銅の量を減らすと配線は細くなりますが、銅（バルク）とバリア層およびシード層の比率も低下し、配線が細くなるにつれて抵抗率が指数関数的に増加します。つまり、配線に流れる電流が減少し、デバイスの速度（その他）が低下し、静電容量にも影響を及ぼします。
インテルのテクノロジーリサーチチームは、銅の代わりにルテニウムを使用した、量産に適したプロセスを開発しました。このプロセスはエアギャップも備えています。
エアギャップは、Intelが14nmプロセスノードで導入した技術です。この技術は、絶縁体の一部を取り除き、代わりに空気（空気の誘電率は約1.0）を残すことで静電容量を低減します（Intelは14nmで静電容量が17%向上したと主張しています）。
インテルはサブトラクティブ・ルテニウムプロセスの詳細を明らかにしていないが、プレゼンテーションでより詳細な情報が得られるだろう。インテルによると、エアギャップを備えたサブトラクティブ・ルテニウムプロセスは、25nm以下のピッチ（配線間の中心間距離）において、整合抵抗で最大25%の静電容量を実現するという。インテルによると、同社の研究チームは「研究開発テスト車両において、実用的でコスト効率が高く、量産対応可能なエアギャップを備えたサブトラクティブ・ルテニウム統合プロセスを初めて実証した。このプロセスは、ビア周囲に高価なリソグラフィによるエアギャップ除外領域を設けたり、選択エッチングを必要とするセルフアライメント・ビアフローを必要とせず、かつ、より微細な加工も必要としない」という。
インテルは、まずこの技術をピッチが最も小さい最も重要な層に使用し、より広い上層には標準的な銅ダマシン配線を使用する予定です。当然のことながら、RutheniuemはPowerViaの裏面電源供給にも役立ちます。最終的には、これらのより細い配線はより小型のトランジスタへの接続を可能にし、インテルはこの技術が将来のIntel Foundryノードで使用される可能性が高いと述べています。
ゲート・オール・アラウンド（GAA）トランジスタのブレークスルー
画像
1
の
3
IntelのRibbonFETは、13年以上前にFinFETが登場して以来、初の新しいトランジスタ設計です。Intel初のゲート・オール・アラウンド（GAA）トランジスタであり、20Aノードと18Aノードでデビューしました。FinFETで用いられる3辺がフィンで囲まれるのに対し、RibbonFETは積層されたナノシートをゲートで完全に囲む構造を特徴としています。
画像
1
の
3
現在、課題はGAA設計のさらなる微細化であり、Intelは標準的なシリコン設計と新しい2D材料の活用の両方でこの課題に取り組んでいます。標準的なシリコンを用いた場合、Intelが開示したトランジスタによると、ゲート全域に渡るRibbonFET CMOSのスケーリングが強化され、ゲート長は6nm、ナノリボン／ナノシートの厚さは1.7nmとなり、短チャネル効果の改善と性能向上が実現されています。
まず、右側のゲート長と電子速度のグラフは印象的なプロファイルを示しています。スライド中央の表は、既存のトランジスタ技術との比較を示しています。ナノリボンのTfin/Tsi（フィン厚さ/ナノリボン厚さ）は、FinFETで使用されるフィンのほぼ2倍の厚さです。
最大の疑問は、シリコンの次に何が来るのかということです。CFETトランジスタの登場後、GAAの次のステップは、NMOSおよびPMOSトランジスタに使用される材料を2D材料（わずか数原子の厚さ）に変更することです。2枚目のスライドでは、シリコンの次に使用される材料として広く考えられている、原子レベルの薄さの遷移金属二カルコゲナイド（TMD）材料を用いたIntelの進歩について概説しています。
インテルは、モリブデンベースの材料を用いて、ゲート長30nmの2DゲートオールアラウンドNMOSおよびPMOSトランジスタを製造しました。インテルは、この取り組みにより「クラス最高のNMOS駆動電流」が達成されたと主張しており、これは次に優れた公表結果の2倍に相当します。右のグラフは、この研究用デバイスが、TMDに関する他の同様の探索的取り組みよりも優れた性能を示していることを示しています。
インテルのトランジスタ・トラックには、過去60年間のトランジスタ技術を振り返るとともに、業界に対し、現在の1V台から大幅に低い300mV未満の超低Vdd（電源電圧）で動作するトランジスタの開発を呼びかけています。これは、2030年代と2040年代に向けた壮大な目標です。
包装のブレークスルー
インテルの新しい選択層転写（SLT）技術は、チップダイを載せたウエハ全体を非常に高速に別のウエハに接合することを可能にします。インテルによると、SLTによりチップツーチップ組立工程のスループットが100倍向上します。SLTでは、ダイを載せたウエハ全体を下層のウエハに一括で接合することができ、接合するダイを個別に選択し、他のダイを除外することも可能です。この技術は、無機赤外線レーザー剥離を用いています。
Intelはまた、SLTにより「従来のチップ・トゥ・ウェーハ接合に比べて、はるかに優れた柔軟性を備えた超薄型チップレットを実現し、ダイサイズの小型化と高アスペクト比化を実現できる」と述べています。Intelによるこの新技術の説明は必ずしも明確ではないため、プレゼンテーションからさらに詳しく知ることを期待しています。これは、再構成されたウェーハを使用するアプローチに代わる優れた選択肢となるようです。詳細が分かり次第、ここに追記いたします。
IntelはIEDM招待講演で、未来のパッケージングソリューションについて講演します。上のスライドでは、これまで公表されていなかったEMIB-Tについて紹介されています。ちなみに、EMIBはIntelのEmbedded Multi-Die Interconnect Bridge（組み込みマルチダイ・インターコネクト・ブリッジ）であり、ダイ同士を接続する低レイテンシ、低消費電力、高帯域幅のインターコネクトです。
Intelは、EMIB-TがEMIB-TSVの略称であることを明らかにしました。このバリアントは、信号をブリッジに巻き付けるのではなく、TSVを使用してブリッジを介して信号を送信する初のEMIB実装となります。
画像
1
の
4
IEDM では、Intel は imec、Aixtron、ローマのトル・ヴェルガータ大学などのパートナーと共同で 7 件の論文を提出する予定です。
Intel 社には追加の質問のための時間を設けており、近いうちに詳細を追加してこの記事を更新する予定です。
ポール・アルコーンはTom's Hardware USの編集長です。CPU、ストレージ、エンタープライズハードウェアに関するニュースやレビューも執筆しています。
