ASMLは、SemiAnalysisのアナリストからの批判に反論した。アナリストらは、少なくとも一部の半導体メーカーにとって、同社の次世代高NAチップ製造ツールの使用は経済的にほとんど意味がないと考えている。しかし、Bits and Chipsとの最近のインタビューで、 ASMLのCFOは、高NAは順調に進んでおり健全であり、アナリスト企業はそのメリットを過小評価していると述べた。また、同社の最近の決算説明会で、ASMLのCEOは、このレポートに関する質問に答え、この新技術は「ロジックとメモリの両方において、明らかに最も費用対効果の高いソリューションである」と述べた。
ASMLのTwinscan EXE高開口数EUVリソグラフィ装置は、2nm未満の次世代プロセス技術の製造に不可欠です。しかし、既存のTwinscan NXE低開口数極端紫外線（EUV）リソグラフィ装置と比べて大幅に高価であり、3億ドルから4億ドルのコストがかかるとの見方もあります。また、レチクルサイズが半分であることや装置本体が大きいことなど、他の特徴も抱えており、一部のアナリストがこれらの装置がすべての生産ラインで経済的に採算が取れないと主張する理由の一つとなっています。
当然のことながら、ASMLはこの評価に異議を唱えています。同社のCFOはBits and Chipsに対し、受注は同社の予想通りであり、SemiAnalysisはコストのかかるダブルパターニングやクアドラプルパターニングを回避することでプロセスの複雑さを軽減することの価値を過小評価していると述べています。また、ダブルパターニングに伴う複雑さについてIntelに問い合わせれば、その難しさを理解することができるとも述べています。これは、少なくとも部分的にはEUV技術の不足に起因するIntelの10nmプロセスでの失敗に言及したものです。実際、Intelは現在、高NAの主要顧客であり、顧客に出荷された最初の高NAマシンの最初の部品を最近受け取りました。それでは、問題点を詳しく見ていきましょう。
よりシンプルな製造
ダブルパターニングやクアドラプルパターニングでは、ウェハーの同じ層を複数回繰り返して露光し、通常よりも小さな特徴を作成しますが、欠陥が発生する可能性が高くなり、歩留まりに影響し、1 ステップで層を単純に印刷するよりもコストがかかります。
低 NA ツールによる二重および四重パターニングの総コスト、およびそれを高 NA ツールによる単一パターニングと比較すると、これが ASML とアナリストの間の主な論点の 1 つであるようです。
ここまで読んで、熱心な読者なら、低NA EUVツールでもダブルパターニングやパターンシェーピングツールを使えば高NA EUVと同じ限界寸法を実現できるのに、なぜ高NA EUVであれほど手間がかかるのかと疑問に思われたかもしれません。実際、Intelは、一部のケースでコストのかかるEUVダブルパターニングを回避するため、Applied Materials社のCentura SculptaパターンシェーピングツールをIntel 20Aフローに組み込んでいます。一方、Intel 18Aでは、Centura SculptaパターンシェーピングとTwinscan NXEダブルパターニングの両方を採用しています。
しかし、EUVダブルパターニングはそれほど悪いものではないかもしれない。Appleは、数億台に及ぶiPhone 15 ProやM3ベースのMacなど、量販製品に、ダブルパターニングを採用していると報じられているTSMCのN3Bプロセス技術を採用している。
ASMLは、ダブルパターニングの導入にはいくつかの欠点があると考えています。EUVダブルパターニングは製造時間の延長、欠陥発生の可能性の増加、そして製造されたチップの性能ばらつきへの潜在的な影響などです。しかし、EXE:5000の臨界寸法（CD）は8nmであるため、チップメーカーは製造プロセスを合理化できます。
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ファウンドリは、高NA EUVスキャナーを使用することのメリットとデメリットの両方を確実に理解しているため、すでに研究開発作業を開始しています。
「当社の顧客は2024～2025年に研究開発を開始し、2025～2026年に大量生産に移行するだろう」とASMLは声明で述べている。
ASML は最近、新しい High-NA マシンに関する詳細を発表しました。ここでは、ツールの仕組みの概要を説明します。
新しいツールが登場（そして必要）
ASMLの次世代Twinscan EXEは、開口数（NA）0.55のレンズを搭載し、8nm（臨界寸法）の解像度を実現します。これは、13nmの解像度しか提供していない現行のEUV装置から大幅な進歩です。つまり、低NA装置で1回の露光で製造できるトランジスタの1.7倍の微細化が可能になり、トランジスタ密度は2.9倍に向上します。
低NAリソグラフィシステムは、2回の露光とコストのかかるダブルパターニングプロセスを必要とするものの、同等の解像度を実現できます。業界が2025年から2026年にかけて導入を計画しているサブ3nmプロセス技術を用いたチップ製造には、8nmの限界寸法（CDI）の達成が不可欠です。
高NA EUVの導入により、ファブはEUVダブルパターニングの必要性を回避し、プロセスを簡素化し、歩留まりを向上させ、コストを削減できるようになると期待されています。しかし、同時に多くの課題も伴います。
露出フィールドの半分
一方、ASMLのTwinscan EXEリソグラフィ装置は、NA0.55のレンズを搭載しており、既存の装置とは完全に異なります。主な違いは、新型で大型化されたレンズです。しかし、大型レンズの採用には大型のミラーが必要となるため、Twinscan EXE装置にはアナモルフィック光学系設計も採用されています。
このアプローチは、ミラーが大きくなると光がレチクルに急な角度で当たるようになり、反射率が低下してウェハへのパターン転送が妨げられるという問題に対処します。
アナモルフィック光学系は、パターンを均一に縮小するのではなく、片方向で4倍、もう片方向で8倍と異なる倍率で拡大します。これにより、レチクルへの光の入射角が低減され、反射率の問題が解決されます。さらに、この手法により、半導体メーカーは標準サイズのレチクルを引き続き使用できるため、半導体業界への影響を最小限に抑えることができます。ただし、このアプローチには問題があります。結像フィールドのサイズが半分（33mm x 26mmから16.5mm x 26mm）になってしまうことです。これは、レチクルサイズが半分になる「高NA」と呼ばれることがよくあります。
撮像フィールドサイズの半減は、チップメーカーにチップ設計・製造戦略の見直しを迫るものです。ハイエンドGPUやAIアクセラレータがレチクル／撮像フィールドサイズの限界に挑戦するケースが増えているため、この変化は特に重要です。
より速いステージ
Twinscan EXEはアナモルフィック光学系とTwinscan NXEシステムの半分の露光フィールドを採用しているため、ウェーハ1枚あたりの露光回数が2倍必要となり、生産性が既存装置の半分になってしまいます。生産性を維持（そして最終的には向上）するために、ASMLはウェーハステージとレチクルステージの速度を大幅に向上させました。EXEのウェーハステージはNXEの2倍の8Gで加速し、レチクルステージはNXEの4倍の32Gで加速します。
この機能強化により、Twinscan EXE:5000 (いわば、主にテスト システム) は、20 mJ/cm² の線量で 1 時間あたり 185 枚以上のウェハを印刷できるようになり、同じ線量で Twinscan NXE: 3600C の出力である 170 枚のウェハを超えています。
ASMLは、Twinscan EXE:5200装置を用いて、2025年までにこの処理能力を毎時220枚まで増強し、チップ製造における高NA技術の経済的実現可能性を確保する計画です。一方、新しいノード（解像度／臨界寸法が低い）ではより高い照射量が必要となるため、Twinscan NXE:3600Dでは照射量を毎時160枚としながらも30mJ/cm²まで増加させています。なぜかASMLは、照射量30mJ/cm²におけるEXE装置の性能について言及していません。
より大きなファブ
ASMLの高NA EUV Twinscan EXEリソグラフィ装置は、低NA EUV Twinscan NXEリソグラフィ装置よりも物理的に大型です。既存の広く導入されているASMLのTwinscan NXE装置は光源を装置の下に配置しているため、特殊なファブ構成が必要となり、装置のメンテナンスが困難になります。一方、高NA Twinscan EXE装置は光源を水平に配置するため、ファブの構築とメンテナンスは簡素化されますが、より広いクリーンルームスペースが必要になります。そのため、既存のファブのアップグレードはより困難になります。
一方、TSMCは既に低NA EUV Twinscan NXEリソグラフィ装置専用に構築された複数のファブを保有しています。これらのファブを高NA Twinscan EXEツールにアップグレードするのは複雑な作業です。
ツール自体のコスト、レチクルサイズの半分、既存の製造シェルにこれらのツールをインストールする際の複雑さ、既存の低NAツールの非常に優れたパフォーマンス、および1つのストーリーの枠組み内で考慮することができない他の多くの特定の要因を考慮すると、China RenaissanceのアナリストがTSMCがしばらくの間は高NA EUVツールを採用する準備ができていないと考えている理由が理解できます。
まとめ
解像度の向上、大型化、そして露光フィールドの半分に縮小された高NAスキャナーの導入には、新しいフォトレジスト、計測技術、ペリクル材料、マスク、検査ツールの開発、そして場合によっては新しいファブシェルの構築も必要になります。つまり、高NAツールへの移行には、新しいツールとそれを支えるインフラへの多額の投資が必要となるため、導入は容易ではありません。
しかし、高NA EUVは未来であり、大規模導入において経済的に実行可能かどうかという疑問は、どのくらいの数のチップメーカーがこのツールをいつ生産に投入するかがわかるまで、明確には答えられないだろう。
アントン・シロフはTom's Hardwareの寄稿ライターです。過去数十年にわたり、CPUやGPUからスーパーコンピュータ、最新のプロセス技術や最新の製造ツールからハイテク業界のトレンドまで、あらゆる分野をカバーしてきました。
