eeNewsEuropeの報道によると、IntelとTSMCは、来たる国際電子デバイス会議（IEDM）において、垂直積層型相補型電界効果トランジスタ（CFET）の進捗状況を発表する予定だ。CFETは、おそらく今後10年以内に、ゲート・オール・アラウンド（GAA）トランジスタ（まだ市場を席巻していない）の後継となる見込みだ。
n型トランジスタとp型トランジスタを重ね合わせるCFETの概念は、2018年にIMEC研究機関によって初めて導入されました。初期の研究のほとんどは学術界から生まれたものでしたが、現在ではIntelやTSMCなどの民間企業もこの分野に進出し、この次世代タイプのトランジスタを積極的に研究しています。
インテル
インテルの研究者たちは、3本のp-FETナノリボンの上に3本のn-FETナノリボンを積層し、30nmの垂直ギャップを維持するモノリシック3D CFETを開発しました。インテルのプレゼンテーション「パワービアと裏面デバイス直接コンタクトを備えた60nmゲートピッチのスタック型CMOSインバータのデモンストレーション」では、60nmゲートピッチのCFETを用いた機能的なインバータテスト回路について説明します。この設計は、垂直積層型デュアルソースドレインエピタキシャルとツインメタルゲートスタックに加え、インテルのPowerVia裏面電源供給技術も搭載しています。
TSMC
ライバルに負けまいと、TSMCはロジック技術向けにカスタマイズされ、ゲートピッチ48nmのCFET方式を実演します。同社の設計は、p型トランジスタの上にn型ナノシートトランジスタを積層した構造を特徴としており、6桁にも及ぶ驚異的なオン/オフ電流比を誇ります。
TSMCによると、同社のトランジスタは90%以上が試験に合格し、その耐久性を実証している。同社はCFET技術の能力を最大限に引き出すには、まだ統合すべき機能が残っていることを認めているものの、現在進行中の作業は、この目標に向けた重要な一歩となる。
次世代トランジスタ
CFETはトランジスタ設計に大きな変化をもたらします。垂直積層構造により、1つのトランジスタのフットプリント内に2つのトランジスタを収容できるため、チップ上のトランジスタ密度が向上します。この設計は、スペース効率の向上につながるだけでなく、CMOSロジック回路のレイアウトをより合理化し、設計効率の向上にも貢献します。
さらに、CFETの固有の構造は寄生効果を低減し、性能と電力効率の向上につながる可能性があります。NMOSとPMOSのチャネル変動をバランスさせる能力など、CFETの柔軟な設計能力は、バックサイド電源供給などの革新的な技術と相まって製造プロセスをさらに効率化し、CFETをトランジスタ技術の分野における有望な開発としています。
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Intel と TSMC 両社の取り組みは、半導体業界の将来にとって CFET テクノロジの重要性を浮き彫りにしています。
アントン・シロフはTom's Hardwareの寄稿ライターです。過去数十年にわたり、CPUやGPUからスーパーコンピュータ、最新のプロセス技術や最新の製造ツールからハイテク業界のトレンドまで、あらゆる分野をカバーしてきました。
