PCIe 6.0 チップ設計に対応：シノプシスが完全な PCI Express 6.0 ソリューションを発表

PCIe 6.0の最終仕様策定はまだ数ヶ月先ですが、約5ヶ月前に公開された完全なドラフト版では、新機能の追加や変更がないため、チップ設計者やIP開発者は新技術を自社製品に実装し始めることができます。今週、Synopsysは業界初の完全なPCIe 6.0 IPソリューションを発表しました。これにより、チップ開発者は5nm製造プロセスで製造される設計に新インターフェースを統合できるようになります。

シノプシスのPCIe 6.0向けDesignWare IPパッケージには、コントローラ（シノプシスインターフェースまたはオプションのArm AMBA 5/4/3 AXIインターフェース搭載）、物理インターフェース（PHY）、検証IPが含まれています。シノプシスが提供するソリューションにより、チップ設計者はコントローラIPと物理インターフェースを5nm設計に組み込み、付属の検証IPを使用してすべてが正しく動作することを検証できます。例えば、AI向けASIC、HPCアプリケーション、GPU、SSDコントローラー、PCIe 6.0インターフェースが提供する高帯域幅を必要とするその他の帯域幅重視のアプリケーションの設計者などに役立ちます。

帯域幅はどれくらいでしょうか？x16インターフェースで最大128GB/秒（双方向）です。つまり、PCIe 6.0ソリューションは最大256GB/秒のデータ転送が可能ということです。はい、2つお願いします！

このコントローラは、ピンあたり最大64GT/sのデータ転送速度を完全にサポートします。これは、PCIe 5.0の32GT/s、PCIe 4.0の16GT/sから向上しています。また、4レベル（PAM4）シグナリングによるパルス振幅変調、低遅延フォワードエラー訂正（FEC）、FLITモード、L0p電源ステートなど、PCIe 6.0の主要な新機能もサポートしています。さらに、SynopsysのDesignWare PCIe 6.0コントローラは、アナログおよびデジタルイコライゼーションを最適化し、チップ間、ライザーカード、バックプレーンインターフェース全体で消費電力を20%削減するSynopsys独自のアダプティブDSPアルゴリズムもサポートしています。

シノプシス社によると、PCIe 6.0コントローラと物理インターフェースのアーキテクチャは配置を考慮しており、高データ転送速度におけるパッケージクロストークを最小限に抑えるとのこと。さらに、同社は最適化されたデータパスを使用することで超低レイテンシを実現していると主張しています。 

シノプシスのIPマーケティングおよび戦略担当シニアバイスプレジデント、ジョン・コエター氏は次のように述べています。「高度なクラウドコンピューティング、ストレージ、機械学習アプリケーションは膨大な量のデータを転送するため、設計者はこれらのシステムの帯域幅需要を満たすために、最小限のレイテンシで最新の高速インターフェースを組み込む必要があります。シノプシスのPCI Express 6.0対応の包括的なDesignWare IPソリューションにより、企業はPCIe 6.0ベースの設計を早期に開始し、シノプシスの実績ある専門知識とPCI Expressにおける確固たるリーダーシップを活用して、シリコンの成功への道を加速することができます。」

GPUやM.2 SSDといったコンシューマー向けハードウェアがPCIe 4.0をサポートするようになったのは、ここ18ヶ月ほどのことです。Nvidiaは昨年9月からAmpereでGen4のサポートを開始しました。PCIe 5.0が最高峰のグラフィックカードやSSD、そしてマザーボードに搭載されるまでには、まだ少し時間がかかりますが、PCI-SIGは次期バージョンの開発をほぼ完了させています。帯域幅の増加は、ストレージやグラフィックスのワークロードにどれほど影響するのでしょうか？ホームユーザーにとっては、おそらくほとんど影響しないでしょう。これらの高速インターフェースは主にデータセンターやスーパーコンピュータのワークロードを対象としており、コンシューマー向けハードウェアがこれほどの速度を必要とするようになるまでには、おそらく何年もかかるでしょう。