インテルは本日、シリコンフォトニクス光イーサネットスイッチの一体型パッケージ化における新たなブレークスルーを発表しました。同社は、昨年ベアフット・ネットワークスから買収した12.8Tbpsプログラマブルイーサネットスイッチ「Tofino 2」に、次世代1.6Tbpsシリコンフォトニクスエンジンを統合しました。
ハイパースケール・クラウド・データセンターの出現により、データ帯域幅の需要は事実上無限大となっています。コスト効率の高い相互接続ソリューションを提供するため、インテルはシリコンフォトニクスの帯域幅拡大に取り組んでおり、2016年から100Gbpsプラガブル光フォームファクターで提供しています。昨年、インテルは2020年上半期に200Gbpsおよび400Gbpsの生産を開始すると発表しており、今回のデモンストレーションでもこれを改めて強調しました。インテルは、これまでに300万個を超える100Gプラガブルトランシーバーを出荷したことを明らかにしました。
ここで登場するのが、インテル社が業界初としている共パッケージ型光ポートです。この方式では、光ポートがスイッチの近く、同一パッケージ内に配置されます。これにより消費電力が削減され、スイッチ帯域幅の継続的な拡張性も実現されるとインテル社は説明しています。この統合スイッチパッケージは、「共パッケージ型光ポートと、光モジュールまたは銅線ケーブル用のフロントプレートケージをサポートする銅線ポートの組み合わせを特徴としています」。
インテルは、同社のシリコンフォトニクス製品部門が開発した1.6Tbpsシリコンフォトニクスエンジンを採用しており、同社のシリコンフォトニクス技術の将来バージョンを採用したようだ。インテルによると、このエンジンは「400GBase-DR4インターフェースの4ポートとして実現」されており、インテルのシリコンフォトニクスプラットフォームで設計・製造されているという。比較対象として、現行の100Gbpsシリコンフォトニクスでは、25Gbpsのポートを4つ使用している。シリコンフォトニクスでは、レーザーはオンチップに統合され、インテルの300mmウエハCMOSテクノロジーで製造されている。
インテルは、このスイッチにBarefoot Networksの12.8Tbps Tofino 2スイッチASICを採用しました。Tofino 2スイッチはマルチダイパッケージで構成されており、これにより共同パッケージングが容易になり、SerDesのアップグレードも容易になります。これは、インテルの10nm Agilex FPGAにおけるチップレットアプローチを彷彿とさせます。
インテルは、この技術は「準備が整っている」と述べており、シリコンフォトニクスによる光I/Oへの第一歩となる。
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インテルのコーポレートバイスプレジデント兼シリコンフォトニクス製品部門ゼネラルマネージャーであるホン・ホウ氏は、「当社のコパッケージ型光技術のデモンストレーションは、シリコンフォトニクスを用いた光I/Oの実現に向けた第一歩です。コパッケージ型光技術は、25Tbps以上のスイッチにおいて電力と密度の面で優位性をもたらし、最終的には将来のネットワークにおける帯域幅拡張に不可欠な、実現可能な技術となるという業界の認識を、私たちも共有しています。今回のデモンストレーションのタイミングは、この技術がお客様のニーズに対応できる準備ができていることを示しています。」と述べています。
インテルは昨年、ベアフット・ネットワークスを買収しました。当時、両社の技術が統合されるのではないかと予想しており、それが買収の大きな理由でした。本日発表されたインテルの統合スイッチパッケージは、この推測を裏付けるものと思われます。インテルは現在、この技術を顧客向けにデモンストレーション中であると述べていますが、商用リリースの時期については明らかにしていません。
