インテルは今週、ドイツ銀行主催の2024年テクノロジーカンファレンスにおいて、18A（1.8nmクラス）プロセス技術の欠陥密度指標を公開し、同技術が健全であると述べた。また、この量産ノードの利用に関心を持つ可能性のある顧客数が増加していると述べた。
「この生産工程では現在、欠陥密度が0.4 d0未満になっており、健全な工程であることを聴衆に報告できることを嬉しく思います」とインテルの最高経営責任者（CEO）、パット・ゲルシンガー氏は技術会議で述べた。
欠陥密度 (D0) に関しては、1 平方センチメートルあたり 0.5 個未満の欠陥密度 (0.5 def/cm^2) が良好であると一般に考えられているため、Intel 18A の 1 平方センチメートルあたり 0.4 個の欠陥は良好な結果です (少なくとも理論上は)。特に、生産技術が大量生産に入るまでには数四半期かかることを考慮すると、その時点では欠陥密度はさらに低くなる可能性が高いと考えられます。
TSMCのN5は、数年前にファウンドリから公開されたスライドによると、0.1 def/cm^2で量産に入りました。N3は量産開始当初はN5よりも欠陥密度が高かったものの、5～6四半期でN5のD0に匹敵しました（つまり、N3の改善曲線は開発当時N5のそれと一致していましたが、これはN3とN5のD0が現在同じであることを意味するものではありません）。
インテルが18Aプロセス技術を採用する最初の製品は、クライアントPC向けのPanther Lakeプロセッサ（コードネーム）と、データセンター向けのClearwater Forestプロセッサです。また、Diamond Rapids CPU（コードネーム）もこのノードを採用する予定です。外部顧客としては、Microsoftがプロセッサへの採用計画を発表しており、米国国防総省も自社のチップに採用する予定です。インテルは、社内向けと社外向けを含め、2025年半ばまでに合計8つの18Aテープインを予定しています。
数週間前、インテルは18Aノード用のプロセス開発キット（PDK）1.0をリリースしたと発表した。これにより、同社の開発者や顧客は18Aチップの設計を開始または完了できる。
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「現在、18A PDKに関して、12社の顧客が積極的に当社と交渉中です」とゲルシンガー氏は述べた。「現在、8件の製品テープインが予定されており、来年半ばまでに完了する予定です。」
アントン・シロフはTom's Hardwareの寄稿ライターです。過去数十年にわたり、CPUやGPUからスーパーコンピュータ、最新のプロセス技術や最新の製造ツールからハイテク業界のトレンドまで、あらゆる分野をカバーしてきました。
