インテルファウンドリーは木曜日、オレゴン州のD1X工場で業界初の商用高開口数（高NA）極端紫外線（EUV）マシンの組み立てを完了したと発表した。これは同社が2025年に14Aプロセスの研究開発を準備する上で重要な節目となる。
Intel Foundryは、ツールメーカーASMLのTwinscan EXE:5000マシンの主要顧客であり、商業的なライバルであるTSMCをはじめとする企業に先駆けて、このマシンの研究開発を開始しました。Tom's Hardwareは、Intelのリソグラフィーハードウェアおよびソリューション担当ディレクターにインタビューを行い、この新技術とそれに伴うコストに関する懸念について詳しく聞きました。
インテルはついに「インテル4」プロセスノードでEUV技術を採用しましたが、長年の遅延によりTSMCに数ノード遅れをとっていました。インテルは、4年間で5ノード（5N4Y）を投入することでリードを奪還する計画を進めており、この大胆な取り組みは年末までに完了する予定です。
しかし、仕事に終わりはなく、インテルは過去の過ちを繰り返さないよう最新技術の採用に意欲的だ。インテルは現在、新たに発表した「インテル 14A」（1.4nmクラス）プロセスノードと、それに続く高NA EUV搭載の10Aノード（1nm）の開発を目指している。インテルはまず、2025年に18Aノードで製品実証を実施することで技術のリスクを軽減し、その後、14Aノードの開発に着手する予定。インテルはまた、1時間あたり200枚以上のウェーハを生産できるASMLの第2世代Twinscan EXE:5200Bシステムの早期導入も計画しており、これは現行世代の高NAマシンの185 WPHスループットから大幅に向上している。両マシンは、最大160 WPHのASMLの主力製品である低NA EUVマシンよりも高速だ。インテルはまた、ASMLはすでに3世代の高NAマシンを開発中であると述べている。
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インテルは、High-NAを少なくとも3つのプロセスノード、あるいはそれ以上のノードで使用できる見込みがあると述べているため、この技術は長期にわたって同社のチップ製造事業の基盤となるだろう。それでは、このツールについて詳しく見ていこう。
ASML Twinscan EXE:5000 高NA EUVマシン
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EUVの導入当初は幾度となく遅延が発生し、第一世代のツールは発売当初は生産体制が整っていませんでした。実際、最初に出荷された低NAツールはアップグレードが必要となり、生産に適した状態になるまでに数年を要しました。
EUV技術は成熟しており、ASMLは新型高NA Twinscan EXE:5000の開発アプローチを大幅に最適化しました。ASMLの既存の低NA Twinscan NXE:3600 EUV装置を基盤として、新型高NA装置を開発しました。ASMLの低NAモデルはモジュール設計を採用しており、実績のある技術とモジュールを新型装置に活用しながら、他のモジュールを改良することで、新型装置の開発を加速できます。このモジュール化により、現場でより新しく改良されたモジュールにアップグレードすることも可能です。
ASMLは、各モジュールを個別にテストできるテストスタンドも構築しており、システムが完全に組み立てられる前に各モジュールが基本機能を確実に実行できることを保証しています。ASMLは重要なモジュールの多くを米国で製造しています。例えば、光源モジュールはカリフォルニア州サンディエゴで、トップモジュールはコネチカット州ウィルトンで製造されています。
これまでASMLは、開発システム用の完成したモジュールをオランダのフェルトホーフェン工場に送り、そこで機械を組み立て、動作確認を行い、分解した上でパートナー企業に出荷していました。当然のことながら、モジュールを大陸間を往復輸送することで、導入プロセスは遅延していました。
対照的に、ASMLはインテルの高NA装置に対し、事前テスト済みのモジュールをインテルのオレゴン工場に直接送るという並行フィールド統合戦略を採用しました。ASMLは350個の木箱を43個の貨物コンテナに詰めてインテルにモジュールを出荷し、複数の貨物機でシアトルへ輸送しました。その後、インテルは20台のトラックを使い、150トンを超える装置をオレゴン工場へ運びました。インテルのCEO、パット・ゲルシンガー氏は最近、この装置のコストは「約4億ドル」だと述べました。
装置の設置と調整には6ヶ月かかります。Intelはすでに装置の組み立てという重要なマイルストーンに到達しており、次の大きなマイルストーンは「ファーストライト」です。このチェックポイントでは、ウエハ上のレジストを露光するという基本機能を実行し、光源、ミラー、光学系がすべて正常に機能し、調整されていることを確認します。ASMLは2月に高NA装置でファーストライトを達成しており、Intelも間もなくこれに追随する予定です。
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高NAツールの開発を加速するため、ASMLはNXEマシンの既存の基盤の多くを維持した。高NAツールは同じ13.5nmのEUV光波長を採用しているため、実績のある光源モジュールには、照明装置を通る光透過を最適化して効率を最大化する光源角度の最小限の変更をサポートする新しいインターフェースが必要だった。しかし、新しいシステムは低NAマシンと比較して露光フィールドが半分であるため、1枚のウェーハの印刷に2倍の時間がかかる可能性がある。この問題を解決するため、ASMLはNXE:5000に最適化されたウェーハステージを採用し、現在は8gで加速しており、これは前世代の2倍の速さである。ASMLはレチクルステージも改良し、前世代に比べて4倍の速度向上を実現した。このステージは現在、車が時速0から60マイルまで0.09秒で加速するのとほぼ同じ速さである。
露光フィールドが小さくなっても、1回の露光で形成できるダイの最大サイズは半分に減少する。インテルは、EDAパートナー（その多くはIFS Directイベントのステージに登壇した）と協力し、チップ設計用ソフトウェアにスティッチングツールを統合し、ウェーハ上の別々に露光された2つの領域をつなぎ合わせて、より大きな1つのダイを作成できるようにしているという。この取り組みはプロセッサの設計段階で対応する必要があるため、実現には時間がかかるが、最適化されたEDAソフトウェアによって、インテルとその顧客はより大きなダイサイズを印刷できるようになる。また、インテルは他のフルフィールドツールをより有効に活用できるようになる。
基本的なマスク技術、多層光学コーティング、基本的なレジスト技術など、既存の技術の多くも新しいマシンに引き継がれています。
最大の課題は、新しい光学系の開発でした。ツールの限界寸法（CD、印刷可能な最小の寸法）を縮小するには、通常、光源の波長を短くするか、開口数（NA、光を集めて焦点を合わせる能力の尺度）を調整する必要があります。NAが高いほど、画像コントラストが向上し、1回の露光で使用する光量が少なくなり、生産速度が向上します。ASMLは、高NAマシンにも低NAマシンと同じ13.3nmの光波長を採用しているため、最大の進歩は、低NAツールのNA0.33から高NAツールのNA0.55へと向上したことでした。
ASMLとZeissは共同で新しいアナモルフィック光学系を開発し、ミラーの大型化とレチクルへの入射光の角度の低減により、印刷解像度を向上させました。これらの調整により、CDは低NA時の13nmから高NA時の8nmにまで縮小されました。この進歩により、3nm未満のプロセスノードにおける最小パターンを1回の露光で印刷することが可能になりました。
インテルは当初、高NAマシンを主に研究開発に使用しますが、最終的には生産にも使用する予定です。インテルは、設計の重要な層（不特定多数）において高NAの利点を最大限に引き出すため、14Aプロセスを根本から設計しているとのことです。
ASMLは、10〜20台の高NA EUVマシンの注文を受けていることを明らかにし、昨日、非公開の顧客向けに2台目のマシンの出荷を開始したと発表した。
高NAコストの懸念への対処
高NAの登場に伴い、既存の低NA EUV装置によるマルチパターニングよりも高NAを使用する方がコストが高くなるという業界報道が出ています。低NAシステムのコストは約1億8,500万ドルですが、新型の高NA装置は4億ドル程度と言われており、コストが注目されています。インテルフェローであり、リソグラフィハードウェア＆ソリューション担当ディレクターのマーク・フィリップス氏に、インテルはこれを最も費用対効果の高い進路と見ているのか尋ねました。
現代の半導体は複数の層で構成されており、各層は様々なレベルの複雑さと異なる特徴を備えています。フィリップス氏によると、インテルは最小の特徴サイズを必要とする不特定の数の重要な層にのみ高NAを採用する予定とのことです。一方、インテルは他の層には従来の低NA EUV、192nm ArFI、さらには248nm KrF DUVパターニングを採用し、後者はより大きな特徴サイズを持つ上層配線層に採用されます。インテルは14Aノードをゼロから設計し、ピッチが最も狭い重要な層のいくつかにおいて、優れた単一露光による高NA解像度を活用しています。フィリップス氏は、これらの層ではマルチパターニングよりも高NAの方がコスト効率が高いと主張しています。
インテルは、パターニング能力の向上とコスト削減のため、アプライド マテリアルズのCentura Sculptaパターンシェーピングツールも採用します。このビデオでご覧いただけるように、この方向性エッチング技術は、パターンを「押し出す」（フィリップス氏によると、これは単一方向へのみ行うことが望ましい）ことで、EUVリソグラフィの単一パターニング能力を補完し、向上させます。
「ASMLがこのツールを開発してから、私たちに来て購入を打診してきたわけではありません。ASMLとは10年以上前から協力関係にあり、このツールのビジネスケースについて議論を重ねてきました」とフィリップス氏は述べた。「ツールを実用的なツールにするために、ツールのコストと機能の適切なトレードオフは何か？ ですから、何年も前にこれらのツールを導入した時点で、その機能、仕様、そして価格を把握していました。実際、驚くようなことは一度もありませんでした」とフィリップス氏は述べた。また、これらのツールはインテルがASMLとかなり前から交わしていた契約に基づいて動作しているとも述べた。
フィリップス氏はまた、High-NAツールは、PowerVia Backside Power Deliveryといったインテルの他の新技術の効果を最大化するのに役立つだろうと指摘した。「Backside Power Deliveryでは、フロントサイドスタック上の電力を伝送するすべての金属配線を取り除き、それらをバックサイドに移動することで、ウェハのフロントサイドの金属スタックを再最適化することができます」とフィリップス氏は述べた。
「その結果、ハイエンドツールの使用に最適な層数に収まることが判明しました。つまり、設計目的通りに使用し、スケジュール通りに稼働するという十分な自信があり、そのメリットを活かすプロセス計画を立てられるのであれば、確かにコスト効率は高いと言えるでしょう。」フィリップス氏はまた、高NAは、次世代の高密度化の波を先導する垂直積層型CFETトランジスタの相互接続開発に不可欠だと考えています（Intelはこの革新的な技術をまだ正式なロードマップに載せていません）。
インテルはまた、分子を自然に自己組織化してウェーハ上に微細で規則的なパターンを形成する特殊材料を用いる誘導自己組織化（DSA）技術においても豊富な経験を有しています。この技術により、インテルはより低いEUV光量でプリントし、ラインエッジラフネスなどの欠陥を修復することが可能となり、パターニングプロセスの高速化、歩留まり向上、コスト削減を実現しています。フィリップス氏は、高NAを経済的に実現するためにDSAは必須ではないと述べています。インテルは、最初のEUVマスクを製造したマスク工場など、他にも補完的な社内設備を保有しています。
インテルはすぐにでも稼働を開始する計画だ。まずはフェルトホーフェンにあるASMLの高開口数（High-NA）マシンが稼働を開始し、オレゴンにあるマシンの完全稼働を待つ間、インテルは光近接効果補正（OPC）モデルなど、リードタイムの長い製品の開発をこのマシンで開始する予定だ。
インテルのHigh-NA導入プロセスにおける次のステップは、ファーストライトマイルストーンの達成です。同社はこのチェックポイントの日付をまだ設定していませんが、目標達成に近づいていることは明らかです。このツールは、2025年に「Intel 14A」プロセスの開発に使用される予定です。
ポール・アルコーンはTom's Hardware USの編集長です。CPU、ストレージ、エンタープライズハードウェアに関するニュースやレビューも執筆しています。
