AMDのEPYC Milan-Xが正式発表：3D Vキャッシュにより最大768MBのL3キャッシュ、64コアを実現（更新）

AMDのCEO、リサ・スー氏は、本日開催されたAccelerated Data Centerイベントにおいて、3Dスタック型L3キャッシュ「3D V-Cache」を搭載した同社のEPYC Milan-Xプロセッサに関する最初の詳細情報を公開しました。AMDによると、既存のZen 3搭載EPYC Milanモデルに追加される新しいキャッシュスタッキング技術により、新しいMilan-Xチップはチップあたり最大768MBのL3キャッシュを搭載可能になるとのことです。これは、まもなく1.5GBという驚異的なL3キャッシュを搭載したデュアルソケットサーバーが登場することを意味します。AMDはまた、この技術の恩恵を受けるワークロードの例をいくつか公開し、60%のパフォーマンス向上を示す印象的なベンチマーク結果も発表しました。

これらのチップは2022年第1四半期に市場に投入される予定ですが、現在Azureのプレビューインスタンスとして利用可能です。Microsoftも独自のパフォーマンス予測を発表していますが、それについても以下の記事で取り上げます。

簡単におさらいすると、AMDはCES 2021で3D V-Cacheテクノロジーを発表し、追加のL3キャッシュを搭載した第3世代Ryzenプロトタイプを披露しました。3D V-Cacheは、Ryzenコンピューティングチップレットの上に垂直に積み重ねられた追加の64MBの7nm SRAMキャッシュを融合する新しいハイブリッドボンディング技術を使用して、RyzenチップあたりのL3キャッシュの量を3倍にします。AMDは、これにより一部のゲームで最大15％のパフォーマンス向上がもたらされると主張しており、これらのチップが来年初めに市場に登場すると、ゲーム向けの最高のCPUのタイトルを争うことになるでしょう。それ以来、今年初めのHot Chipsプレゼンテーションでパッケージング技術に関する詳細な情報など、これらのチップについてさらに多くの詳細が明らかになっています。

AMD EPYC Milan-X 仕様

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AMDは、長らく噂されていたMilan-Xデータセンタープロセッサにも同じ技術を採用していますが、新チップの詳細な仕様はまだ公表されていません。しかし、AMDはブリーフィングとエンドノートを通じて、少なくとも16コア、32コア、64コアのバリエーションが用意されることを確認しており、これは以前リークされた製品スタックのリストと一致しています。実際、B2B小売業者で販売されているのを確認したこともあります。噂されている仕様は以下のとおりです。

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AMDの「Milan-X」リフレッシュに関する未確認のリーク仕様
プロセッサ	コア/スレッド	ベースクロック	ブーストクロック	TDP	L3 キャッシュ (L3 + 3D V キャッシュ)
エピック 7773X	64/128	2.2GHz	3.5GHz	280ワット	768MB
エピック 7573X	32/64	2.8GHz	3.6GHz	280ワット	768MB
エピック 7473X	24/48	2.8GHz	3.7GHz	240ワット	768MB
エピック 7373X	16/32	3.05GHz	3.8GHz	240ワット	768MB

コンシューマー向けバリアントと同様に、AMD は各 CCD (コンピューティングチップレット) にすでに存在する L3 キャッシュの上に、単一の 6x6mm レイヤーの L3 キャッシュを直接積み重ねます。

改造前の各CCDには32MBのL3キャッシュが搭載されていました。垂直にスタックされたL3キャッシュスライスを追加すると、さらに64MBのキャッシュが追加され、CCDあたり合計96MBになります。Milan-Xチップは、8つのCCDを搭載した最大64コアモデルまで拡張可能で、チップあたりのL3キャッシュは合計768MBになります。AMDは、このチップがより高いL3スタックをサポートすることを確認しており、HardwareLuxxは、既存のAMD EPYC Milanサーバーでチップあたり最大4つのキャッシュスタックを可能にするサーバーBIOS設定を発見しました。

スタック型L3キャッシュは、全体のレイテンシに約10%のオーバーヘッドを追加します。これは、標準的なオンダイ技術で単純に容量を追加した場合の標準的なレイテンシへの影響と同程度です。これは、追加のL3キャッシュスライスがやや「ダム」であることも一因です。すべての制御回路は既存のCCD上に配置されているため、レイテンシのオーバーヘッドが軽減されます。さらに、キャッシュ容量の増加によりL3キャッシュヒット率が向上し、メインメモリへのトリップ回数が減少するため、メインメモリの帯域幅への負荷が軽減され、レイテンシが低減されます。その結果、アプリケーションのパフォーマンスが複数の側面から向上します。

AMDは通常のZen 3コアを使用していますが、3D V-Cacheの制御回路は、初期設計段階で将来を見据えた設計上の選択として追加されました。AMDは既存のEPYC Milanチップをビルディングブロックとして使用しているため、これらのチップはEPYCサーバーのSP3ソケットにそのまま搭載できます（BIOSアップデートが必要です）。これにより、認定期間が短縮され、市場投入までの期間が短縮されます。

AMDは、3D V-Cacheを実現するはんだ付け不要のハイブリッドボンディング技術の多くの利点を改めて強調しました。例えば、2Dチップレットと比較して200倍の相互接続密度、マイクロバンプ3Dパッケージングと比較して15倍の密度と3倍のエネルギー効率向上などです。AMDによると、ハイブリッドボンディングは他の3Dアプローチと比較して、熱、トランジスタ密度、相互接続ピッチも改善し、最も柔軟なアクティブ・オン・アクティブ・シリコンスタッキング技術となっています。

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さらにAMDは、増加したキャッシュ容量を活用するためにソフトウェアの変更は不要であると述べていますが、複数のパートナーと協力して認定ソフトウェアパッケージを作成中です。これらのパッケージでは、さらなるパフォーマンスの最適化も実現される可能性があります。

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AMDによると、Milan-Xは、主に様々な製品開発ソフトウェアで構成される特定の「対象ワークロード」において、最大50%のパフォーマンス向上を実現するという。これには、数値流体力学（CFD）、有限要素解析（FEA）、構造解析、そしてチップ設計を含む電子設計自動化（EDA）が含まれる。

AMDは、3つのワークロードにおける既存のAMD EPYC Milanモデルのパフォーマンスを宣伝し、そのうち3つのワークロードで2つのEPYC 75F3が2つのIntel Xeon 8362に勝ったことを示したが、これらのベンチマークにはMilan-Xは含まれていない。

AMDは、Milan-XをIntelのチップと直接比較することは避け、代わりにSynopsys VCSを用いたチップ設計（EDA）RTL検証ワークロードにおいて、16コアのMilan-Xが標準の16コアEPYCチップと比較して66%の性能向上を示したことを示しました。テストの注釈は記事の末尾に掲載しています。

AMDは、Milan-Xがより幅広いワークロードにもメリットをもたらすと述べています。これは上記のアルバムでご覧いただけます。また、Altair、Cadence、Synopsysなど、既に認定ソフトウェアパッケージの開発に取り組んでいる複数のISVもリストアップしています。これらの認定ソリューションは、発売時に利用可能になる予定です。

AMDはまだ公式の仕様や価格を発表していませんが、情報が入り次第更新します。チップは2022年第2四半期に発売される予定です。