世界最先端の半導体研究企業であるimecは、ベルギーのアントワープで開催されたITF Worldイベントにおいて、1nm以下のシリコンとトランジスタのロードマップを公開しました。このロードマップは、同社がTSMC、Intel、Nvidia、AMD、Samsung、ASMLといった業界大手と共同で自社の研究所で研究開発する、2036年までの次世代主要プロセスノードとトランジスタアーキテクチャのタイムラインを示しています。同社はまた、CMOS 2.0と呼ばれる技術への移行についても概説しました。これは、L1キャッシュやL2キャッシュといったチップの機能ユニットを、現在のチップレットベースのアプローチよりも高度な3D設計に分解することを意味します。
10オングストロームは1nmに相当するため、Imecのロードマップは1nm未満のプロセスノードも網羅しています。ロードマップでは、標準的なFinFETトランジスタは3nmまで存続しますが、その後、2024年に量産開始予定の新しいGate All Around（GAA）ナノシート設計に移行するとしています。Imecは、2nmとA7（0.7nm）でそれぞれフォークシート設計への移行を計画しており、その後、A5とA2でCFETや原子チャネルなどの画期的な設計が続くとしています。
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上のアルバムでご覧いただけるように、ノードの進化に伴い、業界は一見克服不可能な課題に直面しています。しかし、特に機械学習とAIにおいては、より高いコンピューティング能力への需要が飛躍的に高まっています。この需要を満たすのは容易ではありません。コストは急騰し、ハイエンドチップでは消費電力が着実に増加しています。CMOS動作電圧が0.7ボルトを下回ろうとしないため、電力スケーリングは依然として課題であり、さらに、チップの大型化への継続的なニーズは、電力と冷却の課題を突きつけており、これらを回避するには全く新しいソリューションが必要となります。
トランジスタ数はムーアの法則に従って予測どおりに倍増し続けていますが、相互接続帯域幅の制限など、他の基本的な問題もチップの新世代ごとにますます深刻化しています。相互接続帯域幅の制限により、最新の CPU や GPU の計算能力が大幅に遅れ、パフォーマンスが低下し、追加のトランジスタの有効性が制限されています。
imecのトランジスタとプロセスノードのロードマップ
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しかし、最優先事項はトランジスタの高速化と高密度化です。これらのトランジスタの第一波は、2024年に2nmノードで登場するGate All Around（GAA）/ナノシートデバイスです。これは、今日の最先端チップを駆動するトリプルゲートFinFETに取って代わります。GAAトランジスタは、複数のフィンと同じ駆動電流を使用しながらトランジスタのスイッチング速度を向上させるなど、トランジスタ密度と性能の向上をもたらします。チャネル全体がゲートで囲まれているため、リーク電流も大幅に低減されます。また、チャネルの厚さを調整することで、消費電力と性能のいずれかを最適化できます。
すでに複数のチップメーカーがこのトランジスタ技術の様々なバリエーションを採用しています。業界リーダーであるTSMCは、GAAを搭載したN2ノードを2025年にリリースする予定で、この新型トランジスタを採用するのは同社が最後となります。Intelの「Intel 20A」プロセスノードを採用したクアッドシートRibbonFETは、4枚の積層ナノシートを特徴とし、それぞれがゲートで完全に囲まれており、2024年にデビュー予定です。SamsungはGAAを製品出荷用に初めて製造しましたが、少量生産のSF3Eパイプクリーナーノードは量産には至りません。その代わりに、同社は2024年に量産向けの先進ノードを発表する予定です。
念のため、10オングストローム（A）は1nmに相当します。つまり、A14は1.4nm、A10は1nm、そして2030年頃にはA7で1nm未満の時代を迎えます。ただし、これらの指標はチップ上の実際の物理的寸法と一致しないことが多いことにご注意ください。
Imecは、フォークシートトランジスタが1nm（A10）からA7ノード（0.7nm）まで続くと予測しています。2枚目のスライドに示すように、この設計ではNMOSとPMOSを別々に積層しながらも、誘電体バリアで区切ることで、より高い性能と／またはより高い密度を実現しています。
相補型FET（CFET）トランジスタは、2028年に1nmノード（A10）で初めて登場し、フットプリントをさらに縮小することで、より高密度な標準セルライブラリを実現します。最終的には、原子チャネルを備えたCFETのバージョンが登場し、パフォーマンスとスケーラビリティがさらに向上するでしょう。CFETトランジスタ（詳細はこちら）は、NMOSデバイスとPMOSデバイスを積み重ねることで高密度化を実現します。CFETは、ナノシートデバイスのスケーリングの終焉、そして目に見えるロードマップの終焉を告げるでしょう。
しかし、パフォーマンス、電力、密度のスケーリング障壁を打ち破るには、他の重要な技術も必要となり、imec では、新しい CMOS 2.0 パラダイムとシステム テクノロジ共同最適化 (SCTO) が必要になると考えています。
STCOと裏面電力供給
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最高レベルのシステム技術協調最適化（STCO）では、システムと対象アプリケーションのニーズをモデル化し、その知識をチップ開発における設計判断に活かすことで、設計プロセスを再考する必要があります。この設計手法では、電力供給、I/O、キャッシュなど、モノリシックプロセッサの一部として一般的に使用される機能ユニットを「分解」し、個別のユニットに分割することで、異なる種類のトランジスタを使用することで、各ユニットを必要なパフォーマンス特性に合わせて最適化し、コスト削減も実現します。
標準的なチップ設計を完全に分離する目標の一つは、キャッシュ／メモリを3D積層設計の独立した層に分離することです（詳細は後述）。しかし、そのためにはチップスタックの最上位層の複雑さを軽減する必要があります。トランジスタ間の配線と通信（信号）と電力供給の両方を可能にすることに重点を置くバックエンド・オブ・ライン（BEOL）プロセスの刷新が、この取り組みの鍵となります。
チップ上部からトランジスタに電力を供給する今日の設計とは異なり、バックサイド電力分配ネットワーク（BPDN）は、TSVを用いてすべての電力をトランジスタの裏面に直接配線します。これにより、反対側の通常の位置に残るデータ伝送インターコネクトから電力供給が分離されます。電源回路とデータ伝送インターコネクトを分離することで、電圧降下特性が改善され、トランジスタのスイッチング速度が向上すると同時に、チップ上部での信号配線密度が向上します。また、配線の簡素化により抵抗と容量を低減し、配線速度を高速化できるため、シグナルインテグリティも向上します。
電力供給ネットワークをチップの底面に移動することで、ダイ上部でのウェーハ間ボンディングが容易になり、メモリ上にロジックを積層するポテンシャルが発揮されます。Imecは、グローバルインターコネクトやクロック信号など、他の機能をウェーハの裏面に移動させることも検討しています。
インテルはすでに、PowerVIAと呼ばれるBPDN技術の独自バージョンを発表しており、2024年の20Aノードでデビューする予定です。インテルは、近日開催されるVLSIイベントでこの技術の詳細を発表する予定です。一方、TSMCも2026年に量産開始予定のN2PノードにBPDNを搭載すると発表しており、この技術ではインテルにかなり遅れをとることになります。サムスンも2nmノードでこの技術を採用すると噂されています。
CMOS 2.0: 真の3Dチップへの道
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CMOS 2.0は、imecの将来のチップ設計ビジョンの集大成であり、完全な3Dチップ設計を網羅しています。AMDの第2世代3D V-Cacheでは、プロセッサ上にL3メモリを積層することでメモリ容量を増強するメモリスタッキングが既に見られましたが、imecはキャッシュ階層全体を独自のレイヤーに収め、L1、L2、L3キャッシュをそれぞれ独自のダイに垂直に積層し、プロセッシングコアを構成するトランジスタの上に配置することを構想しています。
各レベルのキャッシュは、タスクに最適なトランジスタで構築されます。つまり、SRAMの場合は古いノードが使用されることになります。これは、SRAMのスケーリングが大幅に鈍化し始めたため、ますます重要になっています。SRAMのスケーリング低下により、キャッシュがダイに占める割合が増加し、MBあたりのコストが上昇し、チップメーカーがより大きなキャッシュを使用することを躊躇するようになりました。そのため、3Dスタッキングによるキャッシュの低密度ノードへの移行に伴うコスト削減は、これまでよりもはるかに大きなキャッシュ容量の実現につながる可能性があります。3Dスタッキングは、適切に実装されれば、大容量キャッシュに伴うレイテンシの懸念を軽減するのにも役立ちます。
これらの CMOS 2.0 技術では、ウェーハ間ハイブリッド ボンディングなどの 3D スタッキング テクノロジを活用して、ダイ間直接 3D 相互接続を形成します。詳細については、こちらをご覧ください。
上記のアルバムでご覧いただけるように、Imecは3D-SOCロードマップも策定しており、3D設計を繋ぐインターコネクトの継続的な微細化を概説しています。これにより、将来的にはより高速で高密度なインターコネクトが可能になります。これらの進歩は、今後数年間で、より新しいタイプのインターコネクトと処理方法を用いることで実現されるでしょう。
imecについて
大学間マイクロエレクトロニクスセンター（imec）についてはあまり馴染みがないかもしれませんが、imecは世界で最も重要な企業の一つです。いわばシリコンのスイスとも言えるでしょう。imecは業界の静かな礎石として機能し、AMD、Intel、Nvidia、TSMC、Samsungといった強力なライバル企業と、ASMLやApplied Materialsといったチップツールメーカー、そしてCadenceやSynopsysといった重要な半導体ソフトウェア設計（EDA）企業を、競争のない環境で結集させています。
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この提携により、両社は協力して、世界を動かす半導体チップの設計・製造に使用する次世代ツールとソフトウェアのロードマップを策定することが可能になります。半導体製造プロセスのコストと複雑性が著しく増大する中で、標準化されたアプローチは極めて重要です。最先端の半導体メーカーは、少数の主要ツールメーカーから調達した装置を多く使用しているため、ある程度の標準化は不可欠です。また、物理法則を回避するには、10年も先を見据えた研究開発活動を開始する必要があります。そのため、imecのロードマップは、半導体業界における今後の進歩を包括的に捉える上で役立ちます。
ポール・アルコーンはTom's Hardware USの編集長です。CPU、ストレージ、エンタープライズハードウェアに関するニュースやレビューも執筆しています。
