インテルはSEMICON Westで、Co-EMIB、Omni-Directional Interconnect（ODI）、Multi-Die I/O（MDIO）という3つの新しいパッケージング技術を発表しました。これらの新技術は、複数のダイを1つのプロセッサに統合することで、大規模な設計を可能にします。インテルの2.5D EMIBおよび3D Foveros技術を基盤とするこれらの技術は、ヘテロジニアスパッケージにおいてモノリシックに近い電力と性能を実現することを目指しています。データセンターにおいては、これらの技術は単一ダイのダイサイズの限界をはるかに超えるプラットフォームの実現を可能にする可能性があります。
パッケージングの革新は、Broadwell-Yで見られたように、より小型のパッケージを実現し、より大きなバッテリー容量を実現する可能性を秘めています。同様の基板サイズの縮小は、インターポーザーを用いて高帯域幅メモリ（HBM）を統合することで実現されています。業界がチップレット・ビルディング・ブロックを用いたヘテロジニアス設計パラダイムへと向かう中で、プラットフォームレベルのインターコネクトの重要性は大きく高まっています。
EMIB
Intelは2017年から、インターポーザーの低コストな代替品であるEMIB（Embedded Multi-die Interconnect Bridge）を出荷しており、このチップレット戦略を主力チップにも導入する予定です。簡単に言うと、EMIBは2つのチップ間の高速伝送を可能にするシリコンブリッジです。このブリッジは、隣接する2つのダイ間のパッケージ内に埋め込まれます。
レチクルサイズ（832mm 2）やそれ以上の大きさになるインターポーザーと比較すると、EMIBは小さな（したがって安価な）シリコン片です。AMDのInfinity Fabricなどのマルチチップパッケージ（MCP）で従来使用されている標準パッケージトレースと比較して、インターポーザーと同等の帯域幅とビットあたりのエネルギー効率の利点を提供します。（PCHが独立したダイであるため、チップレット自体はかなり前から存在していました。）
EMIBのもう一つの利点は、チップの各機能またはIPブロックをそれぞれに最適なプロセス技術で構築できることです。これにより、ダイの小型化によってコスト削減と歩留まり向上が実現します。EMIBには他にも、設計者がチップレットのライブラリから、その時点で利用可能な最適なチップレットを選択してチップを構築できるため、IP開発と統合を分離できるなど、IP開発と統合を分離できるという利点があります。Intelは現在、Stratix 10、Agilex FPGA、Kaby Lake-GでEMIBを採用しており、ロードマップにはこの技術に関するより広範な計画が示されています。
フォベロス
昨年のArchitecture Dayで、Intelはさらに一歩踏み込み、Lakefieldで採用予定の3D Foverosテクノロジーについて説明しました。簡単にまとめると、これはシリコン貫通ビア（TSV）を用いて複数のシリコン層を積層するアクティブインターポーザーです。EMIBよりも消費電力が少なく、帯域幅も広くなっていますが、Intelはそれらの相対的なコストについては言及していません。
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Lakefieldでは、22FFL上のベースダイ（電力供給とPCH機能を提供する）と、4つのTremontコアと1つのSunny Coveコアを搭載した10nmコンピューティングダイを接続するためにFoverosが使用されています。同社は5月に、EMIBとFoverosを組み合わせて、多数のチップを単一パッケージに搭載した巨大なパッケージを構築するという先進的なコンセプト製品のビジョンを発表しました。
インテルは火曜日、SEMICON Westで、同社が開発中のさらに3つの先進的なパッケージング技術を公開した。
共同EMIB
Co-EMIBは、上記の異種データ中心型製品を実現する上で大きな役割を果たす技術です。本質的には、Intelが複数の3Dスタック型Foverosチップを接続し、より大規模なシステムを構築することを可能にします。
Intelは、4つのFoverosスタックを搭載したコンセプト製品を披露しました。各スタックには8つの小型コンピューティングチップレットが搭載され、TSVを介してベースダイに接続されています。（つまり、Foverosの役割は、チップレットをモノリシックダイのように接続することです。）各Foverosスタックは、2つの（Co-）EMIBリンクを介して、隣接する2つのFoverosスタックと相互接続されます。Co-EMIBはさらに、HBMとトランシーバーをコンピューティングスタックに接続するためにも使用されます。
このような製品のコストは、複数の従来のモノリシッククラスの製品を1つのパッケージにまとめたものであるため、明らかに莫大なものになるでしょう。Intelがこれをデータセントリックなコンセプトの製品として分類したのは、おそらくそのためでしょう。この製品の主なターゲットは、追加のパフォーマンスと引き換えにこれらのコストを喜んで受け入れるクラウド事業者です。
魅力は、パッケージ全体でほぼモノリシックなパフォーマンスと相互接続電力を実現できることです。さらに、Co-EMIBがモノリシックダイよりも優れている点は、ヘテロジニアスパッケージはモノリシックダイのサイズ制約をはるかに超え、各IPをそれぞれ最適なプロセスノードで動作させることができる点です。5月の投資家向け説明会で、エンジニアリング担当チーフのムルシー氏は、Foverosによって、より小型のチップレットを使用することで、最大2年早く新しいプロセス技術の導入が可能になると述べました。
もちろん、EMIBはパッケージ内のブリッジであるため、組み立て工程の最初に挿入され、その後にFoverosスタックが挿入されます。WikiChipは、2つのFoverosスタックを接続するために使用されるCo-EMIBの図を提供しています。
ODI
全方向相互接続（ODI）は新しい相互接続技術です。標準的なMCP、EMIB、Foverosに加え、マルチチップ相互接続の新たなタイプとなります。その名の通り、水平方向と垂直方向の両方の伝送を可能にします。ODIのTSVは従来のTSVよりもはるかに大きいため、帯域幅は広くなります。これにより、パッケージ基板から直接電流を伝導できます。抵抗とレイテンシも低減されます。ODIでは、従来のTSVと比較して、ベースダイに必要な垂直チャネル数が大幅に少なくなります。これにより、ダイ面積が最小限に抑えられ、アクティブトランジスタのための領域が確保されます。
MDIO
最後に、マルチダイI/O（MDIO）は、チップレット間通信用のEMIBに標準化されたSiP PHYレベルインターフェースを提供したAdvanced Interconnect Bus（AIB）の進化形です。昨年、IntelはAIBをチップレット向けロイヤリティフリーの相互接続規格としてDARPAに寄贈しました。MDIOはピン速度を2Gbpsから5.4Gbpsに向上させます。面帯域幅密度は若干向上しましたが、主に線形帯域幅密度が大幅に向上しました。IntelはI/O電圧振幅を0.9Vから0.5Vに低減し、エネルギー効率も向上させました。また、IntelはTSMCが最近発表したLIPINCONとの比較も示しました。
ただし、注意点が1つあります。ピン速度が速いほど良いように思われますが、必ずしもそうではありません。速度が速いほど消費電力が増加する傾向があります。相互接続オプションのスペクトル全体として捉えるのが最善です。スペクトルの一端には、PCIe 4.0の32Gbpsのように、レーン速度が高い（したがってレーン数が少ない）プロトコルがあります。もう一端には、EMIBやHBMなどの技術があり、ピンあたりのデータレートは低いですが、一般的に相互接続数は多くなります。EMIBのロードマップは、バンプピッチの縮小によって接続数が増えることを目指しているため、高いレーンレートは優先事項ではありません。
さらなる議論
これらの技術が完成すれば、インテルはヘテロジニアスかつデータセントリックな時代に対応する強力な機能を手に入れることができます。クライアント側では、高度なパッケージングの利点として、パッケージサイズの小型化と消費電力の低減が挙げられます（インテルはLakefieldの場合、SoCのスタンバイ電力が10倍の2.6mWに改善されたと主張しています）。データセンターでは、高度なパッケージングにより、モノリシックダイに匹敵する性能、レイテンシ、電力特性を持つ、非常に大規模で強力なプラットフォームを単一パッケージで構築することが可能になります。小型チップレットによる歩留まりの優位性とチップセットエコシステムの確立も、大きな推進力となります。
統合デバイスメーカー（IDM）であるインテルは、シリコンからアーキテクチャ、プラットフォームに至るまで、他社では到底不可能な方法でIPとパッケージを広範囲に共同開発できると述べています。インテルのアセンブリ＆テスト技術開発担当CVP、ババク・サビ氏は次のように述べています。「私たちのビジョンは、チップとチップレットをパッケージ内で接続し、モノリシックなシステムオンチップの機能を実現する、リーダーシップを発揮する技術を開発することです。異種混合アプローチにより、当社のチップ設計者は、新しいデバイスフォームファクターにおいて、IPブロックとプロセス技術を様々なメモリやI/O要素と組み合わせる、これまでにない柔軟性を得ることができます。インテルの垂直統合構造は、異種混合統合の時代に優位性をもたらし、アーキテクチャ、プロセス、パッケージを共同で最適化し、リーダーシップを発揮する製品を提供する比類のない能力を私たちに与えてくれます。」
MDIOは2020年に提供開始予定です。噂によると、Intelは2022年初頭にGranite RapidsでFoveros（ひいてはCo-EMIB）を使用する予定です。IntelはODIの具体的な時期については明らかにしていません。
