IntelのArrow LakeベースのCore Ultra 9 285Kの公式ダイショットが、ASUSの中国担当マネージャーであるBilibiliのTony Yu氏のおかげで初めて公開されました。これらの画像は、Intelの高度な3D Foverosパッケージング技術を用いて構築されたArrow Lakeのタイル、またはチップレットアーキテクチャの詳細を示しています。また、これらのクローズアップ画像により、各タイルの具体的なレイアウトと機能をより明確に把握できます。
Arrow Lakeは合計6つのタイルを備えています。コンピュートタイル、SoCタイル、IOEタイル、グラフィックスタイル、そして構造的な整合性を保つための2つのフィラータイルです。これらのタイルの下にはアクティブインターポーザーがあり、このパッケージは3D設計に分類されます。興味深いことに、Intelはベースタイルを除くすべてのタイルにTSMCを採用しています。ベースタイル自体は、時代遅れの22nmプロセスノードで製造されています。
ダイスペースの大部分は、すべてのコアとキャッシュをホストするコンピュートタイルによって占められています。Intel第13世代で使用されているRaptor Coveベースのパフォーマンスコアと比較すると、Lion Coveは前世代よりもかなり小型であることがわかります。これは、Intel 7からTSMC N3Bへのノード縮小によるものです。コアレイアウトも異なり、Arrow Lakeではパフォーマンスコアが効率コアと隣接しているのに対し、Raptor Lakeではダイの異なる領域に配置されています。
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Arrow Lakeでは、メモリファブリックとコントローラーがオフダイからSoCタイル（TSMCのN6ノードで構築）に移行されました。これによりレイテンシのペナルティが発生し、既に低速なリングバスと相まって、Arrow Lakeのゲームパフォーマンスの低さを説明できるかもしれません。GPU用のPCIe 5.0 x16インターフェースはSoCタイルに配置されていますが、興味深いことに、NVMe SSD用のPCIe 4.0および5.0 x4インターコネクトはIOEタイルに割り当てられています。
さらに、SoCタイルにはArrow LakeのNPUも搭載されており、ディスプレイおよびメディアコンプレックスと連携して13TOPSのAI性能を発揮するとされています。パッケージの中心に位置するSoCタイルは、すべてのチップレットと通信する必要があるため、ダイ間インターコネクトが最も多くなります。Intelはコアとアンコア間の接続方式を明確に説明していないため、データは依然として古き良きリングバス経由でルーティングされていると想定するのが妥当でしょう。
最後に、GPUタイルには、TSMCのN5ノードで製造されたAlchemistアーキテクチャに基づく4つのXeコアが割り当てられています。これはMeteor Lakeで採用されているのと同じXe-LPGアーキテクチャであり、Lunar LakeのXe2（Battlemage）やArrow Lakeモバイルで期待されるXe-LPG+（Alchemist+）よりも性能が劣ります。
この分散型アプローチは、Intelが好みに応じてこれらのタイルを自由に交換できるため、驚異的なレベルのモジュール性を実現します。しかし、チップレットやタイルに関するあらゆる問題と同様に、レイテンシとパッケージングのオーバーヘッドが明らかに増加します。
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Core Ultra 200SシリーズのCPUは明後日発売予定です。Arrow Lakeがリーク情報通りの性能を発揮してくれることを期待しましょう。これらのプロセッサの実使用時のパフォーマンスを詳細にレビューするTom's Hardwareにご注目ください。
ハッサム・ナシルは、長年の技術編集者兼ライターとしての経験を持つ、熱狂的なハードウェア愛好家です。CPUの詳細な比較やハードウェア全般のニュースを専門としています。仕事以外の時間は、常に進化を続けるカスタム水冷式ゲーミングマシンのためにチューブを曲げたり、趣味で最新のCPUやGPUのベンチマークテストを行ったりしています。
