TSMCは初のブログ投稿で、近年の時代精神が逆転しているにもかかわらず、ムーアの法則は依然として健在であると述べています。また、同社は8個のHBMメモリチップと2個の大型プロセッサを搭載した巨大な2500mm²インターポーザーも公開しました。
TSMCは、数週間前に発表したN5ノードの改良版となる最新のN5Pプロセスノードでこの問題に対処しています。このノードはN5と比較して7%の性能向上、または15%の消費電力削減を実現し、2021年のリリースが予定されています。チェン氏によると、このノードは世界最高のトランジスタ密度を実現するとのことですが、その頃にはIntelの7nmプロセスがその座を奪っているかもしれません。しかし、TSMCは5nmが終わりではないと明言しています。
当社の技術ロードマップをご覧いただき、TSMCは今後も長年にわたる先駆的なイノベーションの道を歩み、個々のトランジスタの微細化と高密度化を進めていくと確信しています。今後数ヶ月、数年かけて新たなノードへと進化していく中で、TSMCからさらに詳しい情報をお届けできると思います。
スケーリングは当然ながら原子レベルの限界によって制約されます。現在のトランジスタのゲート長は約20nmですが、水分子の大きさは0.275nmです。スケーリングを継続する可能性のある例として、チップ上に複数の層を積層できる2D材料が挙げられます。チェン氏は次のように説明しています。
これらの新素材を活用することで、将来的には、モノリシック3D集積回路と呼ばれる多層トランジスタを積層した、高密度化の大きな可能性が考えられます。GPUの上にCPU、そしてAIエッジエンジンの上にCPU、そしてその間にメモリ層を挟むといったことも可能になります。ムーアの法則は終焉を迎えたわけではなく、高密度化を継続するための様々な道筋が存在します。
彼は次にシステムレベルのパフォーマンスについて語ります。CPU、GPU、AIプロセッサなどのチップにデータを供給し続けることが重要であり、レイテンシと消費電力を低減するためにコアの近くにメモリを配置することが不可欠です。TSMCは、設計・技術協調最適化（DTCO）の時代からシステム・技術協調最適化（STCO）の時代へと移行していると述べています。
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これは高度なパッケージング技術によって実現され、TSMCはシリコンベースのインターポーザーとファンアウトベースのチップレット統合をサポートしています。また、チップをウェハ上に積層したり、ウェハを他のウェハの上に積層したりする技術も備えています。その一例として、TSMCは世界最大級となる約2500mm²のシリコンインターポーザーを展示しました。この上に600mm²のプロセッサ2個と75mm²のHBMメモリチップ8個が搭載されており、インターポーザーベースのパッケージ上には1800mm²のコンピューティングおよびメモリシリコンが搭載されており、これは従来のレチクルサイズ制限の2倍をはるかに上回ります。
TSMC は高度なパッケージングに取り組んでいる唯一の企業ではなく、Intel も最近、独自の印象的なパッケージング技術のいくつかを披露しました。
別のニュースとして、Digitimesは水曜日に、TSMCが生産能力増強のためファブ拡張に65億ドルを投資すると報じました。また、同社は今年の設備投資額予想を110億ドル超に若干上方修正しており、前回の100億ドルから110億ドルと予想されていたことから、需要が予想を上回っていることが示唆されています。
