TSMCは来年後半にもN2（2nmクラス）製造プロセスを用いた半導体の量産を開始する予定で、現在、ばらつきと欠陥密度を低減し、歩留まりを向上させる技術の改良に全力を注いでいる。このノードの進捗状況については既に噂が飛び交っており、TSMCのエンジニアとされる人物による最近のツイート（ツイートと未確認アカウントは翌日削除された）がバイラル化し、X（旧Twitter）で大きな注目を集めた。TSMCの従業員とされる人物は、チームが2nmプロセスの歩留まりを6%向上させ、顧客に「数十億ドルの節約をもたらす」と述べた。
TSMCの従業員を名乗るキム博士は、ファウンドリがSRAMテストチップやロジックテストチップの歩留まりを向上させたかどうかといった重要な詳細を一切明らかにしていないため、この主張は鵜呑みにしない方が良いでしょう。TSMCが2nm技術に対応したシャトルテストウエハーサービスの提供を1月から開始することを念頭に置くと、TSMCが最終的に2nmで製造される実際のチップのプロトタイプの歩留まりを向上させることは難しいでしょう。
2 nmプロセスの歩留まりを6%向上させ、お客様に数十億ドルの節約をもたらしました https://t.co/eoyJRRHA4V 2024年12月1日
ノード開発プロセスの初期段階では、歩留まりが大幅に向上することは決して珍しいことではありません。SRAM とロジック テスト チップの歩留まりを向上させることは、最終的にはウェーハの費用を負担する顧客にとって大幅な節約につながり、より高い歩留まりの恩恵を受けることができるため、非常に重要です。
TSMCのN2プロセスは、同社初となるゲート・オール・アラウンド（GAA）ナノシート・トランジスタを採用した製造プロセスとなり、大幅な消費電力削減、性能向上、そしてトランジスタ密度の向上を約束します。特に、TSMCのGAAナノシート・トランジスタは、3nm FinFETトランジスタよりも小型であるだけでなく、静電制御の向上とリーク電流の低減を実現することで、性能を損なうことなく高密度SRAMビットセルの小型化を実現します。また、閾値電圧の調整性能も向上し、信頼性の高い動作を実現し、ロジックトランジスタとSRAMセルのさらなる小型化を可能にします。しかしながら、TSMCは、全く新しいトランジスタを高い歩留まりで製造する方法を習得する必要があるでしょう。
N2 製造技術を使用して製造されたチップは、N3E 製造ノードで製造されたチップと比較して、同じトランジスタ数および周波数で消費電力が 25% ～ 30% 削減され、同じトランジスタ数および電力で 10% ～ 15% のパフォーマンス向上が実現され、N3E で製造された半導体と比較して同等の速度および電力を維持しながらトランジスタ密度が 15% 増加すると予測されています。
TSMCは、2025年後半、おそらくは2025年後半に、N2製造プロセスによるチップの量産を開始すると予想されている。そのために、世界最大のチップ受託製造業者には、歩留まりを向上させ、欠陥密度を低減するための十分な時間がある。
編集 2024年12月4日午前4時 (太平洋標準時):従業員とアカウントの削除に関する詳細を明確にしました。
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アントン・シロフはTom's Hardwareの寄稿ライターです。過去数十年にわたり、CPUやGPUからスーパーコンピュータ、最新のプロセス技術や最新の製造ツールからハイテク業界のトレンドまで、あらゆる分野をカバーしてきました。
