L3 キャッシュ: AMD にとってどれほど重要ですか?
マルチコアプロセッサには、利用可能なすべてのコアが共同で利用する専用メモリを搭載することが理にかなっています。この役割において、高速な第3レベルキャッシュ（L3）は、頻繁に使用されるデータへのアクセスを高速化します。コアは可能な限り、低速なメインメモリ（RAM）へのアクセスを控えるべきではありません。
キャッシュの仕組み
テストを詳しく見ていく前に、いくつかの基本事項を理解しておくことが重要です。キャッシュの原理は至ってシンプルです。CPUが遠く離れた低速なメモリソースからデータにアクセスする必要がないように、キャッシュは可能な限りプロセッサコアに近い場所にデータをバッファリングします。今日のデスクトッププラットフォームのキャッシュ階層は、システムメモリへのアクセスに至るまで3つのキャッシュレベルで構成されています。2つ目、特に3つ目のレベルは、単にデータのバッファリングのためだけではありません。コア間の不要なデータ交換トラフィックによってCPUバスが混雑するのを防ぐのも、キャッシュの目的です。
キャッシュヒット/ミス
キャッシュアーキテクチャの有効性はヒット率によって測定されます。特定のキャッシュ内で応答可能なデータ要求はヒットと呼ばれます。キャッシュに要求されたデータがなく、要求を後続のメモリ構造に渡す必要がある場合、これはミスです。ミスは明らかに速度を低下させます。実行パイプラインのストールにつながり、待機時間が発生します。一方、ヒットは最高のパフォーマンスを維持するのに役立ちます。
キャッシュ書き込み、排他性、一貫性
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置き換えポリシーは、満杯になったキャッシュに新しいキャッシュエントリのためのスペースをどのように確保するかを決定します。キャッシュに書き込まれたデータは最終的にはメインメモリ上で利用可能になる必要があるため、システムは同時にこれを実行する（ライトスルー）か、上書きされた場所を「ダーティ」としてマークし（ライトバック）、キャッシュからデータが消去された後に書き込みを実行するかのいずれかを選択できます。
複数レベルのキャッシュ上のデータは排他的に保存されるため、冗長性はありません。同じデータが2つの異なるキャッシュ構造に存在することはありません。一方、キャッシュは包括的に動作し、下位レベルのキャッシュは上位レベル（プロセッサに近い側）のキャッシュにあるデータを保持することが保証されます。AMDのPhenomは排他的なL3キャッシュで動作しますが、Intelは包括的キャッシュ戦略を採用しています。コヒーレンシプロトコルは、複数のレベル、コア、さらにはプロセッサにまたがるデータ管理をサポートします。
キャッシュ容量
キャッシュ容量が大きいほど、より多くのデータをバッファリングできますが、レイテンシも高くなる傾向があります。また、キャッシュはプロセッサのトランジスタを大量に消費するため、トランジスタのコストとダイサイズ、消費電力、そしてパフォーマンスとレイテンシの問題の間で、適切なバランスを見つけることが重要です。
結合性
RAMエントリは、ダイレクトマップ方式（メインメモリのコピーをキャッシュに格納できる位置はキャッシュ内に1つだけ）とnウェイアソシエイティブ方式（キャッシュ内にデータを格納するためのn個の位置）のいずれかになります。高いアソシエイティブ（フルアソシエイティブキャッシュまで）であれば、既存のキャッシュデータを上書きする必要がないため、キャッシュの柔軟性が最大限に高まります。つまり、高いnウェイアソシエイティブ方式であればヒット率は高くなりますが、ヒットするすべてのアソシエーションを比較するのに時間がかかるため、レイテンシが増加します。最終的には、利用可能な容量が最も大きい最終レベルのキャッシュに多ウェイアソシエイティブ方式を実装するのが理にかなっています。このレベルでは、それ以上の容量を検索すると、プロセッサがより低速なシステムメモリを使用することになります。
いくつか例を挙げましょう。Core i5とi7は、32KBの8ウェイアソシエイティブL1データキャッシュと32KBの4ウェイアソシエイティブL1命令キャッシュを搭載しています。Intelは明らかに、命令をより高速に実行可能にすると同時に、L1データキャッシュのヒット率を最大化することを目指しています。L2キャッシュも8ウェイセットアソシエイティブで、IntelのL3キャッシュはさらにスマートで、16ウェイアソシエイティブを実装することでキャッシュヒット率を最大化しています。
しかし、AMDはPhenom II X4では別の戦略を採用し、レイテンシを低減する2ウェイ・セットアソシエイティブ方式のL1キャッシュを搭載しています。ミスの可能性を補うため、メモリ容量は2倍の64KBデータキャッシュと64KB命令キャッシュを搭載しています。L2キャッシュはIntelの設計と同様に8ウェイ・セットアソシエイティブ方式ですが、AMDのL3キャッシュは48ウェイ・セットアソシエイティブ方式で動作します。CPUアーキテクチャ全体を見なければ、これらの点を判断することはできません。もちろん、ベンチマーク結果だけが真に重要ですが、この技術的な考察の目的は、マルチレベルキャッシュの背後にある複雑さを垣間見てもらうことです。
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