IntelのArchitecture Day 2020は数々の新情報で溢れかえっていました。詳細はこちらでご覧いただけますが、中でも注目すべきは、10nmのSuperFin技術と先進的なパッケージング技術です。これらの技術は、7nmノードの遅延による影響を軽減しようとするIntelにとって、非常に重要な要素となるでしょう。
インテルは、新しい10nm SuperFinテクノロジーは同社史上最大のノード内性能向上を実現し、今後発売されるチップは10nmノードの最初のバージョンよりも高い周波数と低い消費電力を実現すると述べています。これは重要な要件です。なぜなら、同社は当初、7nmプロセスへの迅速な移行を計画しており、生産性が低く問題の多い10nmノードは過去のものとなり、より優れたノードと見なしたプロセスへと迅速に移行していく中で、このノードはごく少数の製品にのみ採用する計画だったからです。
7nmプロセス遅延の影響を緩和するため、インテルは10nmプロセスの生産量を従来の予測より20%増加させ、問題を抱えるノードからさらに「フルノード」の性能を引き出す計画を発表しました。また、高度なパッケージング技術を活用し、サードパーティのファウンドリで製造されたチップを自社製品に迅速に統合する計画も発表しました。デスクトップPCとデータセンターという主要な収益源となる分野において、あらゆる方面からの圧力がますます高まる中で、インテルが競争力を維持していく上で、これらの技術は極めて重要になります。現在、両分野は復活を遂げたAMDと急成長を遂げるARMエコシステムからの攻撃にさらされています。
インテルの10nm SuperFinテクノロジー
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インテルが10nmプロセスからさらなる性能を引き出そうとする計画は、全く驚くべきものではない。同社は10nmプロセスの開発が何度も遅延する中で、ノード間の性能向上の価値を身をもって学んだからだ。14nmプロセスノードへの「+」リビジョンを何度も繰り返し、そのたびにSkylake、Kaby Lake、Coffee Lake、Cooper Lakeといったインテルのチップ群全体の性能向上が実現した。ノード間の各リビジョンは、アイソレーションリーク時のトランジスタ性能を3.8%から5.9%向上させ、これは目に見える性能向上につながり、10nmプロセスの継続的な遅延にもかかわらず、インテルが競争力を維持する上で役立った。実際、インテルは14nmプロセスから、これまでより高密度で新しいプロセスノードへの移行で得られてきた性能とほぼ同等の性能を引き出せたと主張している。
業界関係者を大いに驚かせ、また困惑させた4回のノード内強化を経て、Intelは現在14nm++++ノードに到達しました。Intelが最初の14nm強化に「+」ブランドを付与した時点では、これほど多くのノードのイテレーションを想定していなかったことは明らかで、このスキームは扱いにくいものになってしまいました。実際、Intel社内のチーム内を含む命名スキームに関する混乱が蔓延したため、同社は今後、各プロセスノードに新しい一意の名前を付ける予定です。
「10nm SuperFin」は、この新しい用語が初めて登場したことを意味しますが、Intelによると、このノードは10nm以降のリビジョンに相当するとのことです。Intelによると、「SuperFin」という名称は、後述の設計の重要な要素の一つであるSuperMIMと、3世代前にデビューし現在も使用されているIntel初の3Dトランジスタ設計を指すFinFETを組み合わせたものだそうです。
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Intelの最初の10nmノードは多くの問題に直面し、未だ解明されていないいくつかの問題を修正するために長期にわたる再設計プロセスが必要となりました。Intelによると、現在出荷中の10nmバージョンでは、コバルト、コンタクト・オーバー・アクティブ・ゲート（COAG）、そしてセルフアライン・クアッド・パターニング（SAQP）が依然として採用されています。この3つの新技術は、14nmと比較して2.7倍の密度向上を実現しましたが、Intelの遅延の原因となっているとの噂もあります。
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インテルの10nm SuperFinは、これらの技術をベースに、独自の先進性をいくつか備えています。インテルはゲートピッチを改善することで、一部の高速機能においてより高い駆動電流を実現しました。また、ソース・ドレイン素子のエピタキシャル成長を強化した結果、抵抗が低減し、歪みも改善されました。これにより、チャネルを流れる電流が増加し、電荷キャリアの移動速度が向上します。
10nm SuperFinトランジスタは、相互接続抵抗を30%低減する新たな薄膜バリアを採用しており、相互接続性能の向上に貢献します。これは、相互接続の微細化が進み、チップのスケーリングにおける最大の障壁の一つとなっている中で、重要な要素です。Intel社によると、SuperMIM（Metal-Insulator-Metal）コンデンサは、同じフットプリントを持つ「業界標準」デバイスと比較して、MIM容量が5倍向上するという。これによりVdroop（電圧低下）が抑制され、より長い持続周波数ポテンシャルを確保できる。Intel社によると、このコンデンサは、繰り返し超格子構造に積層された新しいHi-K材料を使用し、さらに積層の最上部に2つの高性能層を追加したという。これらの変更は密度には影響を与えないが、性能には大きな影響を与えるという。
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10nm SuperFinトランジスタは、任意の電圧でより高いクロック速度を提供し、任意の周波数でより低い電圧で動作できます。また、これらのトランジスタはVminからVmax（最小/最大電圧）までのダイナミックレンジが広く、Vmaxはオリジナルの10nmトランジスタよりも広くなっています。Intelは、トランジスタのダイナミックレンジを最大限に活用するようにアーキテクチャを調整することで、Tiger Lakeは熱制約のない使用状況でより高い最大周波数を提供し、TDP制限のある環境ではより高速で効率的であると主張しています。Intelによると、これらの調整の集大成として、IPCがわずかに最適化されたWillow Coveコアは、Ice LakeのSunny Coveコアよりも世代を超えたパフォーマンス向上を実現しています。
インテル社によると、その実質的な効果は、同社が通常、一連のノード内「+」リビジョン全体から期待するパフォーマンス向上と同等だが、たった1回の反復で得られるとのことだ。インテル社は、これらのトランジスタは同社史上最大の単一ノード内改善であると主張している。
インテルはオリジナルの 10nm ノードで問題に遭遇し、再設計が必要になったことはよく知られているため、新機能の多くは、第一世代の 10nm のパフォーマンスと収益性を妨げていた問題を完全に修正する必要性から生まれたものであるという憶測が飛び交うでしょう。
いずれにせよ、Intelは10nmプロセスノードでステップ関数の改善を実現したと主張しており、この改善は同社のデータセンター設計者の注目を集めています。Koduri氏によると、同社はデータセンター向けに最適化された「Enhanced SuperFin」（仮称）という新しいプロセスに取り組んでおり、これによりパフォーマンスとインターコネクト性能がさらに向上するとのこと。インターコネクト性能の向上は、演算負荷の高いコアと高負荷のI/Oインターフェース間の帯域幅を最大限に利用する必要があるデータセンターチップにとって重要な考慮事項です。
Intel によれば、このプロセス技術は同社の Xe Ponte Vecchio カードと Sapphire Rapids データセンター チップに搭載された Rambo Cache でデビューする予定だという。
プロセスノードからのアーキテクチャの分離
インテルは10nmノードでの苦戦をきっかけに、チップ設計へのアプローチを根本的に見直す必要に迫られました。従来のインテルの設計手法は、単一ダイのモノリシック設計に重点を置き、各プロセスノードに合わせてアーキテクチャを緊密に連携・最適化していました。しかし、この手法では、より小型で高密度なノード開発への競争が遅れた場合、インテルは大きな影響を受けやすい状況でした。
Intelは、アーキテクチャ、IP、そして特定のプロセスノード間の深い結びつきが、Sunny Coveのような新しいアーキテクチャを妥当な期間内に市場に投入する能力を奪ったと率直に述べています。また、PCIe Gen 4のような極めて重要な新機能をタイムリーに導入することができなくなり、製品スタックに欠陥が生じました。柔軟性の欠如は、Xe Graphicsのような新しいタイプの製品の迅速な開発にも遅れをもたらしました。アーキテクチャとプロセスノード間の密接な結合は、これらの設計を古いプロセスノードに移植したり、他のファウンドリのノードに設計を移行したりすることをほぼ不可能にしていました。
インテルが当初策定した一連の緊急時対応計画は、同社の設計手法に画期的な変化をもたらしました。まず、インテルはアーキテクチャとプロセスを分離し、ノード間でのアーキテクチャの移植性を高めることを約束しました。この新しいアプローチにより、インテルは古いノードで新しいアーキテクチャを使用できるようになるため、予期せぬ遅延が発生した場合でも、展開を迅速化できます。また、インテルは、自社開発のノードであれ、外部ベンダーのノードであれ、目的に最適なノードを選択できるようになりました。
これらの変更により、各プロセスノードにおける詳細なアーキテクチャチューニングがある程度犠牲になり、結果としてパフォーマンス向上のためのカスタマイズが減少することになります。しかし、最終的な効果は、より迅速で柔軟な設計プロセスを実現し、プロセス技術における課題を回避できるようになることです。
インテル アドバンスト パッケージング
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インテルの高度なパッケージング技術により、他社のIPとプロセスノードを同一の異種パッケージに混在させ、市場投入までの期間短縮を実現できます。また、外部I/Oやメモリデバイスなど、他社が優れたソリューションを提供している分野への投資も削減できます。最終的な目標は、これらの異なる技術を1つのパッケージに統合し、モノリシックダイと同等、あるいはそれを超える相互接続性能と帯域幅を実現することです。
ただし、コンポーネントを組み合わせて組み合わせるというアイデアは、Intel にとって目新しいものではありません。同社は約 20 年前に EMIB (Embedded Multi-Die Interconnect Bridge) の開発に着手しました。この技術では、基板に埋め込まれた小さなシリコン ブリッジ (詳細はこちら) を使用して、パフォーマンスを向上させ、コストを削減します。2008 年にこの技術の特許を取得した後、Intel は Kaby Lake-G で最初の量産製品に移行しました。この SoC は、Intel が AMD から購入した GPU ブロックと別の外部ベンダーの HBM スタックを組み合わせ、Intel が量産時に外部チップレットと連携して EMIB を展開できることを証明しました。Intel はこれに続いて Stratix 10 および Agilex FPGA を展開しました。Agilex FPGA は、6 つの異なるプロセス ノードで、3 つの異なるファウンドリのチップレットを 1 つの異種パッケージで使用できます。
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標準化されたAIB（Advanced Interface Bus）インターフェースは、非常に多くの異なるパートナー間の高度な協力と統合を実現する鍵となります。Intelは、かつては独自規格であったこの規格を、ロイヤルティやライセンスを必要とせずにオープンソースのCHIPSアライアンスに提供することで、その発展に努めてきました。これにより、他社はIntel製チップレットと他社製チップレットの両方と互換性のあるチップレットを開発できるようになりました。
インテル社によると、この取り組みは成果を上げており、複数の企業によるAIBベースのタイル10種類がすでに生産中または開発段階にあるという。また、スタートアップ企業や大学を含む10種類以上のタイルが開発中であるとも発表している。これらのタイルには、高速トランシーバー、データコンバーター、シリコンフォトニクス、機械学習アクセラレーターなどの機能が搭載されている。インテル社のFPGAは既にチップレットを多用しており、高度なパッケージング技術の実現を牽引するチップレットとして活用されている。実際、インテル社の次世代FPGAは、Foveros 3Dパッケージングを採用した初の大型デバイスとなる予定だ（詳細は不明）。
Intelによれば、AIB 2.0は2021年初頭に登場し、業界標準のPDKを使用するAIBジェネレーターをすでにオープンソース化しており、カスタムIPブロックの迅速な生成が可能になるという。
ここで重要なのは、業界標準のチップレット インターフェイスを構築する Intel の取り組みが順調に進んでおり、AIB 2.0 では 3 倍の帯域幅、はるかに低いバンプ密度、高い帯域幅密度、低い電圧、および高いエネルギー効率が実現されており、これらすべてが AIB 1.0 と下位互換性のある標準で実現されていることです。
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Intelは、ロジックオンロジックダイスタッキングを可能にする3D Foverosテクノロジーと、EMIBとFoverosを組み合わせたCo-EMIBインターコネクト（複数の3Dスタックダイパッケージの接続を可能にする）も提供しています。ODIとMDIOパッケージングも検討されており、これらについてはこちらをご覧ください。
こうした多様な技術に加え、IntelはArchitecture Dayで最後にもう一つの新機能、ハイブリッドボンディングを発表しました。この技術は、従来の熱圧着接合に代わる、ダイオンウェーハのハイブリッドボンディングを可能にします。この新技術は、バンプピッチの拡大（これにより配線密度が向上）、配線回路の簡素化、そして低容量・低消費電力を特徴とし、さらに高帯域幅を実現しています。Intelは既にハイブリッドボンディングを採用した積層型SRAMチップをテープアウト済みと発表しており、この技術に関するさらなる情報がまもなく明らかになるでしょう。
すべての半導体技術と同様に、相互接続の微細化への道は、バンプピッチと密度の向上といった微細化によって実現され、消費電力の削減にも役立ちます。Intelの最終的なパッケージング技術ロードマップには、EMIBとFoverosの積極的な将来目標が示されており、他の相互接続と比較したハイブリッドボンディングの仕様も示唆されています。
インテルによると、ハイブリッドボンディングは10ミクロン未満のバンプピッチ、10,000 mm²のバンプ密度までスケールアップ可能で、これは既存のインターコネクトの目標をはるかに上回るものです。この技術はまた、0.05 pJ/bitという、ほぼ想像を絶する低消費電力でのデータ転送も目指しており、インテルがインターコネクト技術の将来に向けて野心的な目標を掲げていることを示しています。
インテルは新しい形式のインターコネクトの開発に注力していますが、EMIB技術とAIBインターフェースは市場で既に実績を積み、成熟しています。インテルは、自社設計にさらに多くのチップレットを統合していく中で、おそらくFoverosと連携して、このパッケージング技術を活用していくと予想されます。これらのチップレットには、遅延している7nmノードからの回復に向けて、インテル独自のアーキテクチャを他社のプロセスノード上にエッチングしたものも含まれる可能性があります。
ポール・アルコーンはTom's Hardware USの編集長です。CPU、ストレージ、エンタープライズハードウェアに関するニュースやレビューも執筆しています。
