TSMCは今週、N3（3nm）製造プロセスを使用して生産されたチップの最初の商用バッチが2023年第1四半期に顧客に出荷される予定であると発表した。同社はまた、歩留まりを向上させ、パフォーマンスを向上させ、消費電力を削減する第2世代の3nmクラスのノードに取り組んでいることも示唆した。
最初の3nmチップは2023年第1四半期に発売予定
「N3のリスク生産は2021年に予定されており、生産開始は2022年後半になる予定です」と、TSMCの最高経営責任者（CEO）であるCC・ウェイ氏は、アナリストおよび投資家との電話会議で述べた。「つまり、2022年後半には量産体制に入ることになりますが、すべてのウェハーを生産するにはサイクルタイムがかかるため、収益は2023年第1四半期に現れると予想されます。」
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前四半期、TSMCはN3ノードのHVM（Human Virtual Machine：高仮想マシン）がN7およびN5製造プロセスのサイクルより約4か月遅れていることを認めました。どちらの場合も、同社は2021年4～5月頃に当時の最先端ノードを用いたHVMを開始し、9月の新iPhone発表に間に合うように、アルファ顧客であるAppleにSoCの最初の商用バッチを出荷しました。結局のところ、N3サイクルがさらに遅れたか、TSMCの見積もりが非常に保守的だったかのどちらかですが、新技術は一部の予想とは異なり、第3四半期前半ではなく後半にHVMに投入されるようです。
N3EはN3を拡張します
TSMCが明らかにしたもう一つの興味深い点は、第2世代N3テクノロジーが引き続きFinFETトランジスタを使用するものの、多くの点で進化を遂げているということです。具体的には、プロセスウィンドウの改善について言及しており、これは基本的に、パフォーマンスの向上と低消費電力に加え、良好な歩留まりを達成するための製造パラメータの選択肢が広がることを意味します。
「N3ファミリーの拡張として、N3Eも発表しました」とWei氏は述べています。「N3は、製造プロセスウィンドウが改善され、性能、消費電力、歩留まりが向上します。N3Eの量産は、N3の1年後を予定しています。」
TSMCは、約1年後のノードにおける歩留まり向上についてほとんど語っていません。そのため、現在N3の歩留まり向上に取り組んでいるとすれば、N3Eには、統計的プロセス制御（SPC）を用いて歩留まりを向上させ、パフォーマンスのばらつきを低減する継続的プロセス改善（CPI）といった従来の手法を超えた歩留まり向上策が盛り込まれていることを意味します。
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2023年後半から2024年初頭にかけてのN3Eの導入は、同社のゲート全周囲電界効果トランジスタ（GAAFET）ベースのN2テクノロジーが2025年まで登場しないことを意味します。しかし、まだ4年も先であり、TSMCにとってもう1つのロングノードになると予想されるN3、N3E、およびテクノロジーの他のバリエーションのすべての機能を把握していないため、これは大きな問題ではありません。
アントン・シロフはTom's Hardwareの寄稿ライターです。過去数十年にわたり、CPUやGPUからスーパーコンピュータ、最新のプロセス技術や最新の製造ツールからハイテク業界のトレンドまで、あらゆる分野をカバーしてきました。
