サムスン、バックサイドパワーデリバリーによるチップ性能の大幅な向上を期待

次世代チップ向けのバックサイド電源供給ネットワーク（BS PDN）は、将来のプロセス技術におけるメリットとして広く知られ、広く議論されています。IntelとTSMCはBSPDNについてしばらく前から議論してきましたが、Samsungはつい最近になってバックサイド電源供給の実験に関する詳細を公開しました。同社はこのイノベーションから、かなり顕著なメリットを期待しているようです。

サムスン電子は6月下旬に開催されたVLSIシンポジウムで発表した論文の中で、バックサイドPDNの適用により、従来のフロントサイドPDNと比較して、非公開のプロセッサの面積が14.8%削減されたと報告しました（The Elec、@harukaze5719経由）。論文では特に2つのArm回路に焦点を当て、それぞれ10.6%と19%の面積削減を確認しました。ダイ面積が10%から19%削減されることは大きなメリットであり、トランジスタ数を10%から19%増やして性能を向上させるか、チップコストを削減するかのいずれかが可能になります。

Samsungが論文で言及したもう一つの点は、配線長が9.2%短縮されたことです。背面の電源レールは通常、より太い配線とより低い抵抗値を可能にするため、より高い電流を流してより高い性能を発揮できます。配線長をさらに短縮することで、さらなる性能上の利点ももたらされます。

サムスンが明らかにした、バックサイド電力供給によって実現される追加の利点は、設計技術の共同最適化ノブによるもので、これにより 3.6% の Fmax 向上、標準ブロック領域の 2.4% 削減、および 1.6% の標準ブロック パフォーマンス向上が可能になったという。

今年初め、Intelは20A（2nmクラス）以降の製造技術で使用されるPowerViaバックサイド電源供給ネットワークの詳細を発表しました。バックサイド電源レールの利点は広く認識されており、Samsungの調査結果はその理論を裏付けるものです。電源レールを背面に移動し、I/O配線から分離することで、電源配線を太くすることができます。この太さによって最終製造工程での抵抗が低減し、性能向上と消費電力の削減につながります。さらに、この分離によりロジック面積が縮小され、コスト削減にもつながります。

サムスンは、BS PDNの実装時期とノードを明らかにしていません。同社は現在、第2世代の3nmクラスのゲートオールアラウンドトランジスタベースのSF3製造技術の開発に取り組んでおり、2024年の量産開始を目指しています。また、SF3Pと2nmクラスのSF2も2025年に投入予定です。サムスンが来年SF3にバックサイドパワーレールを採用する可能性は低いものの、2025年にはSF3PまたはSF2にBS PDNを実装することを検討する可能性があります。