AMD第6世代EPYC 9006 Venice CPUは、最大96個のZen 6または256個のZen 6cコアを搭載すると報じられている。

AMDの次世代Zen 6ベースサーバー製品の仕様が、HXL at X経由でBaiduに掲載されました。AMDの現行Turinサーバー製品の後継となるVeniceは、Zen 6c設計をベースに最大256コアを搭載し、L3キャッシュは合計1GBと推定されています。これは追加の3Dキャッシュチップレットなしでの数値です。これらの製品の発売までには1年以上かかる可能性が高いため、これらの詳細を決定的なものとして扱うべきではなく、慎重に検討する必要があります。

AMDの現世代Zen 5ベースサーバー向けEPYC 9005 CPU（コードネーム：Turin）は、Zen 4コアを搭載したEPYC 9004（Genoa）と同様に、SP5ソケットに挿入されます。Armのbig.LITTLEに似た設計を採用しています。AMDは、より高密度なZen 4c/5cコアを搭載したこれらのCPUもリリースしており、Turin Denseは最大192コア/384スレッドに達します。同様に、AMDはコスト効率の高いSP6ソケットも提供しており、これは現在、最大64コアのZen 4cコアを搭載したAMDのEPYC 8004（Siena）製品をサポートしており、これもZen 5ベースのEPYC 8005（Sorano）ファミリーと互換性があると噂されています。

SP7搭載の標準的なZen 6ベースVenice CPUの最大コア数は不明ですが、リーク情報からCCD設計に大幅なアップデートが行われたことが示唆されています。Zen 6のCCDは12コアと48MBのL3キャッシュを搭載するとされており、これはZen 2以降の8コアと32MBから大幅に増加しています。

低価格帯のSP8プラットフォームは、32コアのZen 6c CCDを4基搭載し、合計128コアと512MBのL3キャッシュを搭載するとされています。これはSiena、そしておそらくSoranoよりも大幅に増加しています。SP8の標準Zen 6オプションは、96コア（12コアチップレット8基）と384MBのL3キャッシュを搭載すると予想されています。このコア密度の大幅な向上は、TSMCの2nm（N2）プロセスノードの採用による直接的な結果であると考えられます。詳細は明らかにされていませんが、メモリチャネル数の増加やPCIeレーン数の増加など、I/O機能にも同様の性能向上が期待されます。

より多くのコアとより大きなキャッシュを追求する理由は、近々登場するXeonプロセッサであるDiamond RapidsとClearwater Forestを見れば明らかです。これらは、近年のIntel製品の中でも最も洗練された先進的な設計の一つになると予想されています。同様に、AMDもZen 6でTSMCの先進的なパッケージングオプションに移行すると予想されており、CCDとIODの接続にシリコンインターポーザー（TSMCのCoWoS-S）またはシリコンブリッジ（TSMCのInFO_LSIまたはCoWoS-L）を採用する可能性があります。世代交代は通常2年周期で行われるため、最初のZen 6ベース製品は2026年後半に登場すると予想されます。

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