2010年12月11日午前7時40分（太平洋標準時）更新： Intel社によると、ASMLがIEDMカンファレンスで発表したロードマップ（下記の記事で引用）はASMLによって改変されており、Intel社の公開ロードマップを正確に反映していないとのことです。以下に示すIntel版のロードマップには、10nm以降のノード命名規則が記載されておらず、「より一般的な解釈を想定している」とのことです。Intel社の公開ロードマップを下記に掲載し、ASML版のロードマップはその後に掲載しています。
このロードマップは、現在開催中のIEDM 2019カンファレンスにおけるASMLのプレゼンテーションで示されましたが、その起源は9月のIntelのプレゼンテーションに遡ります。このロードマップでは、2019年に10nm、2021年に7nm、2023年に5nmがそれぞれ開発段階と定義段階にあると示されています。10月には、Intelは2年から2年半のサイクルに戻す意向を発表し、5nmへの自信を示しました。
ロードマップによると、インテルは3nmと2nmをパスファインディング段階、1.4nmを研究段階としています。インテルがこれらのノードに取り組んでいることを明らかにしたのは今回が初めてです。すべてのノード間のタイムスパンは約2年で、3nmは2029年となります。しかし、7nmは2021年第4四半期に発売予定であるため、今後10年間で少しでも遅れると、3nmは2030年以降にずれ込むことになります。
ロードマップでは、各ノードが最適なコストパフォーマンスのパスとなり、新機能が導入されるという点以外、インテルのプロセス技術計画の詳細は明らかにされていない。7nmでは、これはEUVの導入を意味する。5nmでは、トライゲートFinFETからゲートオールアラウンドナノワイヤへの移行が予想され、その後のノードではスタック型ナノワイヤが採用される可能性がある。インテルは5nmで次世代の高開口数EUVリソグラフィの採用も目指している可能性が高い。SemiEngineeringによると、インテルのリソグラフィディレクターは最近、「2023年のスケジュールに向けて高開口数EUVを順調に進めるための行動喚起」を行ったという。
インテルが今年の投資家向け説明会で発表したように、同社は14nmで開始した手法を継続し、ノード内プロセス最適化（「+」リビジョンと表記）を導入します。これは最も容易な設計パスとされています。（10nmを除きます。スライドでは10nm++は10nmではなく7nmを示しています。）
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10nm+++
興味深いことに、10nmノードでは、ロードマップは予想されていた10nm+と10nm++ではなく、++と+++バージョンへの道筋を示しています。Intelが以前10nm+と10nm++と発表していたノードの名称を変更したのか、それともIntelが10nmの4番目のバージョンを開発したのかは不明です。2021の上にあるEUVのマークは、10nm+++がEUVを活用していることを示唆している可能性があります。
バックポート
最後に、各ノードには、前のノードの++バージョンへのバックポートの機会があります。これは、新しいプロセスの機能を古いプロセスにバックポートすること、またはチップ全体を前のノードにバックポートすることのいずれかを指します。Intelは1年前、10nm IPがプロセス遅延によってボトルネックになっていることを認め、IPをどのノードで製造するかについてより柔軟な対応をとることを明らかにしました。
ロードマップには、10nm にもバックポートのオプションがあるかどうかは示されていません。
終わりに
インテルのプロセスロードマップが正しければ、ムーアの法則は少なくともあと10年は存続し、その終焉を示唆する噂は少なくともあと10年は誤りであることを示すことになる。1.4nmノードでは、1平方ミリメートルあたり16億個のトランジスタ密度に達する可能性がある。最終製品のトランジスタ密度は理論上可能な範囲よりも低い場合が多いが、この密度であれば、インテルは2014年のBroadwell 14nmリード製品と同じ数のトランジスタを1平方ミリメートルあたりに搭載できたはずだ。
しかし、より現実的に見ると、このロードマップは、インテルが14nmと10nmで失敗した後、楽観的なスケジュールを示しています。2010年代初頭に作成された同様の長期ロードマップでは、7nmは2017年に予定されていました。一方、10年単位のロードマップは、インテルが依然として最先端プロセス技術に真剣に取り組んでおり、ムーアの法則に自信を持っているという大胆な兆候を示しています。
この意見は数か月前にインテルのジム・ケラー氏によって繰り返され、彼は機能サイズの縮小、積層ナノワイヤの導入、3D スタッキングを含む 50 倍のスケーリング パスを提案しました。
また、本日開催された投資家向けカンファレンスにおいて、インテルの最高エンジニアリング責任者（CEO）であるムルシー氏は、5nmプロセスの開発が順調に進んでおり、2023年の発売に向けて順調に進んでいることを改めて強調しました。さらに、主力製品から1年以内に7nmプロセスの「フルポートフォリオ」を投入する予定であると述べました。さらに具体的には、Tiger Lakeは来年「早い時期」に発売されると述べました。
