インテルは、2030年までに1兆個を超えるトランジスタを搭載したプロセッサを開発するという約束を果たすことを目指し、IEDM 2022で将来のチップ設計の基礎を築く9つの研究論文を発表しました。
研究には、トランジスタ用の新しい 2D 材料、チップレット プロセッサとシングルダイ プロセッサ間のパフォーマンスと電力の差をほぼ感知できないほどに狭める新しい 3D パッケージング テクノロジ、電源が切断されても「忘れない」トランジスタ、トランジスタの上に直接積み重ねてセルあたり 1 ビット以上を保存できる組み込みメモリなど、さまざまなイノベーションが含まれています。
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インテルのコンポーネント・リサーチ（CR）グループは、同社の将来の技術の基礎を築いていますが、これらの取り組みのすべてが市場に投入される製品につながるわけではありません。実際に市場に投入される製品も、通常は5年から10年後に登場します。
この研究グループは、業界全体のトランジスタ設計に革命をもたらしたFinFET、歪みシリコン、Hi-Kメタルゲートなど、既に市場に投入されている数多くのイノベーションにおいて素晴らしい実績を誇っています。Intelはすでに、RibbonFET Gate All Around（GAA）トランジスタ、PowerViaバックサイド電源供給、EMIB、Foveros Directなど、この研究グループが生み出した他の技術もロードマップに載せています。
このグループは、今年の第68回IEEE国際電子デバイス会議に9本の論文を提出しました。以下では、そのうちのいくつかについて、もう少し詳しく取り上げます。ただし、インテルはまだ会議で論文を発表していないため、ここではトピックを幅広く取り上げます。
トランジスタ密度の向上ペースはムーアの法則とほぼ一致していますが、今日のチップの経済性はそれと同じペースで向上していません。高密度ノードに移行するにつれて、トランジスタ1個あたりの価格が上昇しているのです。さらに、アナログやキャッシュといったチップ要素のスケーリングの難しさも、事態をさらに複雑にしています。そのため、業界は高性能チップの設計において、チップレットベースの設計へと一斉に移行しています。
チップレット ベースの設計における最も重要な目標は、単一ダイのモノリシック プロセッサ内部のデータ パスウェイの電力消費とパフォーマンス (レイテンシ、帯域幅) の最良の特性を維持しながら、最先端プロセスで製造された小型ダイによる歩留まり向上や、密度の向上がそれほど見込めない他の機能の一部に旧式の安価なノードを使用できるなどの、チップレット ベースのアプローチを使用することによる経済的利点を活用することです。
そのため、半導体の覇権を争う戦場はトランジスタの速度から相互接続の性能へと移りつつあり、シリコン インターポーザ (EMIB) やハイブリッド ボンディング技術などの新しいテクノロジーが経済性の向上のために最前線に登場しています。
しかし、これらのアプローチでは、パフォーマンス、消費電力、コストのトレードオフが避けられません。Intelの新しい「Quasi-Monolithic Chip」（QMC）3Dパッケージング技術は、この問題を解決しようとしています。その名前が示すように、IntelのQMCは、単一のダイに直接組み込まれたインターコネクトとほぼ同じ特性を提供することを目指しています。
QMCは、3ミクロン未満のピッチを特徴とする新しいハイブリッド接合技術で、Intelが昨年のIEDMで発表した研究結果と比較して、電力効率と性能密度が10倍向上します。前回のIEDM発表論文では、10ミクロンピッチのアプローチが取り上げられており、既に10倍の改善が見られました。このように、Intelはわずか数年で100倍の改善への道筋を見出したことは、同社のハイブリッド接合技術の取り組みが急速に加速していることを示しています。また、QMCは、上の図に示すように、複数のチップレットを垂直に積み重ねることも可能にします。
この論文では、平方ミリメートルあたり数十万の接続という驚異的な相互接続密度と、モノリシックプロセッサに匹敵する消費電力（ピコジュール/ビット（Pj/b）で測定）について概説しています。さらに、この論文では、このようなデバイスの製造に使用されるいくつかの新しい材料とプロセスについても概説しており、実用化への道を切り開きます。
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インテルのプロセスロードマップは既にナノメートルスケールをはるかに下回り、オングストロームスケールへと進んでいます。ノード命名規則はトランジスタの実際の物理的寸法とは既に関連性を失っていますが、さらなる微細化には根本的に新しいアプローチが必要であることは明らかです。業界の多くは将来的に2D原子チャネルへの移行に期待していますが、他のあらゆる新技術と同様に、このような根本的な変化には多くの段階を踏む必要があります。
シリコンのような今日のチップ材料は3次元結晶で構成されており、原子は3次元すべてで結合しているため、微細化には根本的な限界があります。一方、2D材料はすべての原子が1つの平面で結合しているため、わずか原子3個分の厚さで微細構造を構築できるという魅力的な材料です。
インテルは、3D GAAトランジスタに利用可能な2D材料の研究を進めています。おさらいすると、現在のGAA設計は、水平方向に積層されたシリコンナノシートで構成され、各ナノシートはゲートで完全に囲まれています。この「ゲート・オール・アラウンド」（GAA）技術は、トランジスタのオフ動作を妨げるリーク電圧を低減します。これは、トランジスタの微細化に伴い、FinFETトランジスタのようにゲートがチャネルの3面を囲んでいる場合でも、より大きな問題となっています。
Intel は GAA 設計を RibbonFET と名付けており、現在 2024 年前半の登場が計画されています。しかし、RibbonFET を超えるにはさらなるイノベーションが必要であり、この 2D 研究は潜在的な道筋として適しています。
Intel の論文では、わずか 3 原子の厚さで低リーク電流で室温で動作可能なチャネル材料 (ナノシート/ナノリボン) を備えた Gate All Around (GAA) 積層ナノシート構造について説明しています。
2Dチャネル材料の薄さは、ナノリボンへの電気的接続を確立する上で大きな課題となるため、インテルは2D材料の電気的接続トポロジーもモデル化しました。これは、2D材料の特性と機能を理解するための重要なステップであり、インテルがさらなる進歩を正確にモデル化することを可能にします。
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あらゆる形式のメモリはコンピューティングに不可欠な要素ですが、チップとシステム レベルの両方で大量の電力を消費し、パフォーマンスを制限する要因にもなります。
インテルはまた、世界初となる3D積層型強誘電体メモリの機能実証を行いました。この技術の最も印象的な点は、強誘電体トレンチコンデンサをロジックダイ上のトランジスタ上に垂直に積層できることです。これにより、L1キャッシュやL2キャッシュに使用されるSRAMなどの他の組み込みメモリのように、メモリを独立した領域に配置するのではなく、ロジック素子の上に積層することが可能になります。
強誘電体メモリは、NANDフラッシュと同様の機能も実現します。つまり、通常は1ビットしか保存できない構造に複数ビットのデータを保存できるのです。今回のケースでは、インテルは1つのトレンチに4ビットを保存できることを実証しました。
当然、このアプローチにより、帯域幅とメモリ密度の両方が向上し、レイテンシが短縮され、オンチップ キャッシュが大幅に大きくなり、速度も大幅に速くなります。
2D 構造の電気接点モデリングと同様に、Intel は、強誘電体ハフニア デバイスの混合相と欠陥のモデリングの取り組みも共有しました。これにより、同社の研究開発プロセスがさらに促進されることになります。
インテルは、「忘れない」トランジスタ、つまり電源を切ってもデータ（オン/オフ状態）を失わないトランジスタの研究も進めています。これは、電源を切っても状態を保持できるNANDなどの不揮発性ストレージに似ていますが、ロジックトランジスタという形で実現されています。インテルによると、この技術を室温で使用するための3つの障害のうち2つを克服したとのことです。このプレゼンテーションを特に楽しみにしています。
同イベントにおけるインテルの他の論文では、5Gを超える将来の技術を可能にするGaNオンシリコンウエハーや、量子コンピューティング用のより優れた量子ビットを作成するための量子情報のより優れた保存方法など、他の研究分野の概要が述べられている。
トランジスタが歴史の流れを変えてから75年が経ちました。インテルの技術開発担当副社長兼ゼネラルマネージャーであるアン・ケレハー博士も、月曜日のIEDMで特別講演を行います。「トランジスタ75周年記念！ムーアの法則によるイノベーションの進化を振り返る」というプレゼンテーションは、12月5日（月）午前9時45分（太平洋標準時）に行われます。このプレゼンテーションについては、近日中に改めてお伝えします。
ポール・アルコーンはTom's Hardware USの編集長です。CPU、ストレージ、エンタープライズハードウェアに関するニュースやレビューも執筆しています。
