AMDは数ヶ月前に3D V-Cacheテクノロジーを発表し、Ryzen CPUに最大64MBのL3キャッシュを積み重ねるだけで驚異的なパフォーマンス向上を実現できることを示しました。そして今、TechInsightsの福崎雄三氏のおかげで、3D V-Cacheに関するより詳細な情報を入手できました。これには、最新のZen 3 CPUが当初から積み重ね式3Dキャッシュに対応するように設計されていたことを示すデータが含まれており、このテクノロジーが長年開発されてきたことが分かります。
福崎氏によると、標準的なRyzen 9 5950Xのサンプルで接続ポイントと3Dスタックキャッシュ用のスペースを発見したとのことです。下の画像を見ると、Zen 3のダイのエッジに沿って、3D V-Cacheを接続できると思われる点が確認できます。これは、もし3Dキャッシュをもう1スタック搭載する場合に必要となる銅線接続ポイントです。
この実装プロセスでは、ハイブリッドボンディングによるTSV（シリコン貫通電極）を用いて、SRAMの第2層をチップに固定します。TSVははんだではなく銅を使用するため、チップを単にはんだ付けする場合と比較して、SRAMの帯域幅と熱効率が大幅に向上します。
同社はその分析に基づき、TSV ピッチ、別のキャッシュ スタック用の CPU 内部の空きスペースなど、3D V-Cache の接続方法の詳細の一部をリバース エンジニアリングしました。
- TSVピッチ; 17μm
- KOZサイズ ; 6.2 x 5.3 μm
- TSV数は概算で約2万3千です!!
- TSVプロセス位置; M10-M11間（M0から始まる合計15個の金属）
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このことから、AMD がかなり前から 3D V-Cache の実装を計画していたことが分かります。そのため、同社がこの技術のおかげでキャッシュを大幅に増加させた更新版の Zen 3 パーツを今年後半にリリースできることは理にかなっています。同社が数年前から基礎を築いていたことは明らかです。
AMD が、もうすぐ登場する新しい Zen 4 アーキテクチャなど、将来のアーキテクチャでも 3D V-Cache を使用すると考えるのは当然です。3D V-Cache により、CPU コア数が増加するにつれてますます重要になる L3 キャッシュ サイズの面で、AMD CPU は Intel に対して大きな優位性を獲得します (少なくとも現時点では)。
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Aaron Klotz 氏は Tom's Hardware の寄稿ライターであり、CPU やグラフィック カードなどのコンピューター ハードウェアに関するニュースを扱っています。
