TSMCは今週開催された北米技術シンポジウムで、N2プロセス技術の欠陥密度（D0）を、同開発段階の先行技術と比較したデータとして公開しました。同社によると、欠陥密度はN3、N5、N7製造ノードよりも低いとのことです。さらに、ComputerBaseが公開したスライドによると、N2プロセス技術は量産開始まであと2四半期とされており、TSMCは予想通り2025年第4四半期後半に2nmクラスのチップの製造を開始する見込みです。
TSMCのN2は、同社初のGAA（ゲート・オール・アラウンド）ナノシートトランジスタを採用したプロセス技術ですが、このノードは、量産（MP）の2四半期前、同開発段階の先行ノードよりも欠陥密度が低くなっています。先行ノードであるN3/N3P、N5/N4、N7/N6は、いずれもよく知られたFinFETトランジスタを採用していました。そのため、TSMCにとってGAAナノシートトランジスタを採用した初のノードであるにもかかわらず、N2の欠陥密度は、量産（HVM）マイルストーン前の先行ノードよりも急速に（むしろ急激に）低下しています。
このグラフは、量産前の3四半期から量産後の6四半期までの欠陥密度を時間経過とともにプロットしたものです。表示されているすべてのノード（N7/N6（緑）、N5/N4（紫）、N3/N3P（赤）、N2（青））において、生産が増加するにつれて欠陥密度は大幅に低下しますが、その低下率はノードの複雑さによって異なります。特に、N5/N4では初期欠陥の削減が最も顕著であったのに対し、N7/N6では歩留まりの改善が緩やかであることが分かります。N2の曲線は、N5/N4よりも初期欠陥レベルが高い状態から始まりますが、その後急激に低下し、N3/N3Pの欠陥削減軌道とほぼ一致しています。
このスライドでは、生産量と製品の多様性が、欠陥密度の改善を加速させる上で依然として重要な推進力であることを強調しています。生産量の増加と、同一プロセスを用いた多種多様な製品により、欠陥密度と歩留まりの問題をより迅速に特定・修正できるようになり、TSMCは欠陥学習サイクルを最適化することができます。TSMCは、N2製造技術が従来の技術よりも多くの新規テープアウトを達成したと述べています（TSMCは現在、スマートフォンやHPC顧客向けにN2チップの生産に注力しているため）。この欠陥密度の減少曲線は、そのことをほぼ裏付けています。
N2の欠陥削減率が従来のFinFETベースノードとほぼ一致しているという事実は、全く新しいトランジスタアーキテクチャの導入に伴うリスク要因を考慮すると、特に重要です。これは、TSMCがプロセス学習と欠陥管理の専門知識を、大きな障害なく新しいGAAFET時代にうまく移行できたことを示唆しています（少なくともTSMCの開示情報に基づくと）。
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アントン・シロフはTom's Hardwareの寄稿ライターです。過去数十年にわたり、CPUやGPUからスーパーコンピュータ、最新のプロセス技術や最新の製造ツールからハイテク業界のトレンドまで、あらゆる分野をカバーしてきました。
