GTC 2024の展示フロアは、今年おそらく最大のAI GPU発表となるであろう華やかな発表の波に乗り、NVIDIAのパートナー各社が盛況のうちにその勢いを活かそうと、興味深い技術デモで溢れかえっていました。中でも特に興味深いのは、Astera Labsによる、同社の新型Ariesリタイマーを搭載したPCIe 6.0接続のデモでした。同社は、ビットあたりの消費電力を前世代の半分以下に削減するPCIe 6.0リタイマーのデモを行いました。
このデモでは、Nvidia の新しい Blackwell B100、B200、GB200 シリコンなどの次世代 GPU と CPU 間の PCIe 6.0 接続の範囲を拡大することで、世界最速の AI GPU クラスターを組み立てるために必要なコンポーネントの細部まで見ることができます。
AIワークロードでは、データをフルスピードで処理するために、GPU間の高スループットが求められます。そのため、NvidiaはカスタムNVLinkおよびNVSwitchソリューションを提供し、GB200 NVL72などのGB200システムで最大1.8TB/sの帯域幅を実現する、大規模なGPU間通信を実現しています。しかし、誰もがNvidiaのソリューションを全面的に採用したいわけではなく、多くのパートナーが依然としてPCIeベースのGPUを使用しています。
今日の高性能GPUクラスターの多くは、コンポーネント間で128GB/秒の双方向帯域幅を提供する高速PCIe 5.0 x16接続を採用しており、GPUを可能な限り飽和状態に保ち、最大限に活用しています。業界は現在、帯域幅をさらに倍増させ、x16接続で最大256GB/秒の帯域幅を実現するため、PCIe 6.0インターフェースへの移行を進めています。インターフェースの到達範囲を拡張するには、さらに高速なサポートコンポーネントが必要になりますが、新しいインターフェースでは、パフォーマンスを低下させるビットエラーレートがさらに大きな課題となっています。
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ここでAstera LabsのAries Smart DSPリタイマーが登場します。上のデモでは、この小型チップがPCIe 6.2信号をブーストしています。2枚目の画像では、Astera Labsのデモシステムボードが左側のホストと右側の負荷ジェネレータの間でアクティブなPCIe 6.2リンクを実行しています。Aries PCIe 6.0リタイマーは中央のインターポーザーボード上に搭載されており、2つのPCIe x16接続（リタイマーチップの両側に1つずつ）を介してトラフィックを取り込み、ブーストしています。
同社はまた、世界最低消費電力のリタイマーチップと謳うチップの実測電力も公開した。負荷がかかった状態での消費電力は11Wだった。これはPCIe 5.0の13Wと比べて15%もの大幅な削減となり、従来のインターフェースの2倍の帯域幅を実現している。これらを合わせると、各ビットの移動に必要な電力は2分の1以上削減されることになる。この電力削減の一部は、リタイマーチップをTSMCの新しいノードに移行したことによるものだが、Asteraは現在どのノードを使用しているかは明らかにしていない。
他の画像からもわかるように、Asteraは新しいリタイマーチップに多数のPCIe 5.0デバイスを接続し、すべて単一のシステムに統合していました。このデモはリタイマーチップの相互運用性を示していますが、PCIe 6.0対応のGPU、SSD、NICなどはNDAの対象となっているため、このシステムを実際に動作させることはできませんでした。
PCIe 4.0から5.0への移行により、バス周波数の上昇によりデータ転送速度が倍増しましたが、その結果、トレース長が約半分になるなど、新たな制約が生じました。そのため、信号の整合性を維持するためにデバイス同士をより近接して配置する必要があり、マザーボードの厚みとより堅牢な素材も必要になりました。
リタイマーはPCIe入力信号を受け取り、それをクリーンアップして増幅することで、より長距離にあるデバイスへの接続範囲を拡大します。これは、複数のGPUスロットがPCIe接続を提供するCPUやチップセットからかなり離れている場合があるため、マルチGPU環境では必須の機能です。実際、Astera Labsの最新世代のPCIe 5.0リタイマーは、NVIDIAのHGXシステムに既に搭載されています（詳細は後述）。
新しいPCIe 6.0インターフェースはスループットをさらに倍増させますが、これは周波数の増加ではなく、NRZからPAM-4エンコーディングへの切り替えによるものであるため、到達距離の要件はほぼ変わりません。ただし、PAM-4エンコーディングはエラーの影響を受けやすいため、前方誤り訂正（FEC）機能の追加にもかかわらず、エラー率は増加しています。そのため、帯域幅は倍増しましたが、エラー率も増加し、実効帯域幅が減少しています。
堅牢なリタイマーはシグナルインテグリティの確保に役立ちます。Astera Labsの顧客は、トレース長を長くして既存のエラー率を受け入れるか、トレース長を短くしてエラー率を低減し、実効帯域幅を向上させるかを選択できます。これにより設計ポイントに柔軟性がもたらされます。また、同社のCOnnectivity System Management and Optimization Software（COSMO）を使用すると、上記のアルバムの7番目の画像に示すように、導入中にリタイマーをリアルタイムで監視でき、リンク、フリート、RASの管理、最適化、診断/トラブルシューティングのための容易なオプションが提供されます。
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Astera Labsは、同社の前世代リタイマーがNVIDIAのHGX GPUシステムに採用されたことで、既に大きな成功を収めています。ここでは、ユニバーサルベースボード（UBB、OCP仕様設計）上にOAMフォームファクターで8基のH100 GPUを搭載した既存のHGX H100システムを見ることができます。
このシステムは現在、世界のAIインフラの多くを支えており、その供給量は依然として不足しています。2枚目の画像では、マザーボードの左側に8つの長方形のAstera Labs PCIe 5.0リタイマーが確認できます。マザーボードの右側にも8つのリタイマーが搭載されており、ボード1枚あたり合計16個のチップが、接続されたマザーボード（ここでは図示されていません）上のCPUとGPU間の信号を増幅します。接続されたマザーボード（以下のスライド資料の図）にも9つのリタイマーが搭載されているため、出荷されるすべてのNvidia HGXシステムには十分な量のAsteraシリコンが搭載されています。
ご想像のとおり、Asteraはすでに相当数のチップをNVIDIAに出荷しています。同社は他の設計受注についてはまだ言及していませんが、NVIDIAの次世代HGX BlackwellシステムにもAsteraのシリコンが採用されると予想されます。
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Astera Labsは展示会でAries PCIe 6.0リタイマーを発表しました。上記は、シリコンに関する詳細な情報が豊富に記載された同社の発表スライドです。Ariesリタイマーは、CPUとGPUなどのアクセラレータ、DPUなどのスマートI/Oデバイス、そして様々なDDR4/DDR5やパーシステントメモリ間のキャッシュコヒーレントな相互接続を可能にする新しいタイプのインターフェースであるCXL 3.1の導入にも広く利用される予定です。CXL相互接続により、CPUは接続されたデバイスと同じメモリ領域で動作できるため、ソフトウェアの複雑さとデータ移動を軽減しながら、パフォーマンスと電力効率が向上します。
Ariesリタイマーは、チップ間、ボックス間、ラック間など、様々なユースケースに導入できます。同社によると、同社のチップは、安価なインターコネクトオプションと比較して、デバイス間の距離を3倍以上向上させます。標準PCIe 6.2接続に加えて、CXL 3.1インターコネクトのサポートが追加されたことで、リタイマーのユースケースが大幅に増加します。そのため、今後数年間でAriesの設計が数多く採用される見込みで、NVIDIAの次世代Blackwellプラットフォームへの採用拡大も期待されます。
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ポール・アルコーンはTom's Hardware USの編集長です。CPU、ストレージ、エンタープライズハードウェアに関するニュースやレビューも執筆しています。
