日本のチップメーカー、ラピダスが2nm回路のテスト生産を開始、同社はシングルウェーハプロセスに注力…

（画像提供：Rapidus）

ラピダスは金曜日、日本のIIM-1工場において、2nmゲート・オールアラウンド（GAA）トランジスタ構造のテストウエハの試作を開始したと発表した。同社は、初期テストウエハが既に期待通りの電気特性を達成していることを確認した。これは、同社の製造装置が計画通りに稼働しており、プロセス技術開発が順調に進んでいることを意味する。

工場上空を飛ぶテスト用ウエハ

現在、Rapidus社はテスト回路の電気特性を測定しており、閾値電圧（トランジスタが導通を開始する電圧）、駆動電流（スイッチオン時にどれだけの電流を流せるか）、リーク電流（トランジスタがオフの時に不要な電流が流れる）、サブスレッショルドスロープ（デバイスがオフからオンにどれだけ急激に遷移するか）といったパラメータが含まれます。その他の重要な特性としては、スイッチング速度、消費電力、静電容量などがあります。当然のことながら、Rapidus社はテスト用ウェハが工場内を飛び回っているという事実自体が重要であるにもかかわらず、結果を公開していません。

IIM-1サイトは、2023年9月の建設開始以来、急速な進展を遂げています。クリーンルームは2024年に完成し、2025年6月までに、先進的なDUVおよびEUVリソグラフィーツールを含む200台以上の装置が接続されました。Rapidusは2024年12月に先進的なEUVツールを導入し、2025年4月までにそれらを用いた最初の露光に成功しました。現在、ファブはテストウェーハを稼働できるほど成熟しており、RapidusはGAA回路の電気特性を測定して潜在的なプロセス問題を特定し、ツールや製造工程の設定を改良することが可能です。

すべてのステップをシングルウェーハ処理

Rapidus 社がこの発表に関するプレスリリースで言及した興味深い点の 1 つは、同社の IIM-1 ファブが、すべてのフロントエンドプロセスステップで、いわゆるシングルウェーハ処理アプローチ (各ウェーハをバッチではなく個別に処理、処理、検査する半導体製造方法) を使用するという点です。

現在、Intel、Samsung、TSMCなどの大手半導体メーカーは、半導体製造プロセスにおいてバッチ処理と枚葉処理を組み合わせて採用しています。枚葉処理は、EUVおよびDUVパターニング、プラズマエッチング、原子層堆積、欠陥モニタリングなど、精度が求められる重要な工程で採用されています。一方、酸化、イオン注入、洗浄、アニールといったその他の工程では、バッチ処理でウェハを処理しています。

ラピダスは、酸化、イオン注入、パターニング、堆積、エッチング、洗浄、アニールなど、すべてのプロセス工程にシングルウェーハアプローチを適用する予定です。ラピダス社によると、このアプローチにより、個々のウェーハの状態や結果に合わせて調整できるため、各工程を精密に制御できるとのことです。各ウェーハは個別に処理されるため、エンジニアはリアルタイムでパラメータを微調整し、異常を早期に検出し、バッチ全体の完了を待たずに迅速に修正を適用できます。さらに、この手法では、他の半導体メーカーが採用している混合アプローチと比較して、ウェーハ1枚あたりに大量の高解像度データが生成され、製造条件を監視・最適化するAIアルゴリズムに入力できます。これらのアルゴリズムは、欠陥密度を低減して歩留まりを向上させる継続的プロセス改善（CPI）や、性能変動を低減する統計的プロセス制御（SPC）に必要な情報をより迅速に収集できる可能性があります。また、シングルウェーハプロセスシステムは、設定変更や小規模生産と大規模生産の切り替えを容易にするため、小規模メーカーへのサービス提供を目指すラピダス社にとって非常に重要です。

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しかし、この方法にはいくつかのトレードオフも伴います。ウェハは1枚ずつ処理されるため、バッチ処理に比べて装置1台あたりのスループット（一部の装置ではありますが）が低くなり、生産サイクルタイムが長くなり、生産コストが上昇する可能性があります。必要な装置はより複雑で高価であり、すべての工程におけるウェハの移動を個別に調整することでオーバーヘッドが増加します。

しかし、Rapidus 社は、初期コストが高く、処理が遅いにもかかわらず、欠陥の削減、歩留まりの向上、適応型プロセス制御などの長期的なメリットにより、シングルウェーハ処理は 2nm 以降のチップの製造にとって魅力的な戦略になると考えています。