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TSMC は IEDM 2024 で最先端の 2nm プロセス ノードに関する詳細情報を公開 — 消費電力は 35% 削減、つまり 15…
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(画像提供:TSMC、IEDM経由)

TSMCは今月初めに開催されたIEEE国際電子デバイス会議(IEDM)において、N2(2nmクラス)製造プロセスに関する追加情報を発表しました。この新しい製造ノードは、前世代の3nmプロセスと比較して、24~35%の消費電力削減、または同一電圧での15%の性能向上、そしてトランジスタ密度を1.15倍に高めることを約束しています。これらの利点の大部分は、TSMCの新しいゲート・オール・アラウンド(GAA)ナノシートトランジスタ、N2 NanoFlex設計技術の協調最適化機能、そしてIEDMで詳細が示されたその他の機能強化によって実現されています。

ゲートオールアラウンド型ナノシートトランジスタにより、設計者はチャネル幅を調整することで、性能と電力効率のバランスをとることができます。さらに、TSMCのN2はN2 NanoFlex DTCOを搭載しており、設計者は面積を最小限に抑えながら電力効率を高めたショートセル、あるいは性能を最大限に高めたロングセルを開発できます。この技術には、TSMCの第3世代ダイポールベース集積技術(n型とp型ダイポールの両方を使用)を用いることで、200mVの範囲に及ぶ6つの電圧閾値レベル(6Vt)も含まれています。

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(画像提供:TSMC、IEDM経由)

N2のプロセスおよびデバイスレベルでのイノベーションは、シート厚、接合、ドーパント活性化、ストレスエンジニアリングの改良によってトランジスタの駆動電流を向上させるだけでなく、実効容量(Ceff)を低減することでクラス最高のエネルギー効率を実現することを目指しています。これらの改良により、N型およびP型ナノシートトランジスタのI/CV速度はそれぞれ約70%と110%向上します。

FinFETと比較して、N2ナノシートトランジスタは、0.5V~0.6Vの低電源電圧範囲において、ワット当たりの性能が著しく向上します。プロセスとデバイスの最適化により、0.5V動作時にクロックが約20%向上し、スタンバイ時の消費電力が約75%削減されます。さらに、N2 NanoFlexと複数の閾値電圧(マルチVt)オプションを統合することで、高ロジック密度でエネルギー効率の高いプロセッサの設計柔軟性が向上します。

トランジスタアーキテクチャとDTCOの利点は、近年の最先端ノードでは実現が困難であったSRAMのスケーラビリティに直接影響を及ぼします。TSMCはN2を用いることで、2nmプロセスにおいて約38Mb/mm^2という記録的なSRAM密度を達成しました。記録的なSRAM密度達成に加え、TSMCは消費電力の低減にも成功しました。GAAナノシートトランジスタは閾値電圧のばらつき(Vt-sigma)が小さいため、N2はFinFETベースの設計と比較して、高電流(HC)マクロで最小動作電圧(Vmin)を約20mV、高密度(HD)マクロで30~35mV低減します。これらの改善により、約0.4Vという低電圧環境下でも安定したSRAMの読み書きが可能になり、高い歩留まりと信頼性を維持できます。

TSMCのN2では、新しいトランジスタに加えて、まったく新しいミドルオブライン(MoL)、バックエンドオブライン(BEOL)、およびファーBEOL配線を採用し、抵抗を20%削減して性能効率を向上させています。N2のMoLではバリアフリーのタングステン配線が使用されるようになり、垂直ゲートコンタクト(VG)抵抗が55%削減され、リング発振器の周波数が約6.2%増加しています。さらに、最初のメタル層(M1)は、1回のEUV露光パスとそれに続く単一のエッチングステップ(1P1E)で作成されるようになったため、複雑さが軽減され、マスク数が減り、全体的なプロセス効率が向上しています。TSMCによると、M1にEUV 1P1Eを使用すると、標準セルの容量が約10%削減され、EUVマスクが数枚節約できます。さらに、N2はメタル(My)とビア(Vy)の抵抗を10%削減します。

さらに、N2 の HPC アプリケーション向け追加機能には、約 200fF/mm² の静電容量を提供する超高性能 MiM (SHP-MiM) コンデンサが含まれており、過渡電圧の低下を低減することで、より高い最大動作周波数 (Fmax) の実現に役立ちます。

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最後に、TSMC の N2 テクノロジーは、フラット パッシベーションと TSV を備えた新しい Cu RDL オプションを特徴としており、これは 4.5 μm の SoIC ボンド ピッチでフェイスツーフェイスおよびフェイスツーバックの 3D スタッキングに最適化されており、TSMC によると、AI、HPC、さらにはモバイル設計にも使用可能な機能になる予定です。

TSMCは2025年後半にN2プロセス技術の生産を開始する予定だ。

アントン・シロフはTom's Hardwareの寄稿ライターです。過去数十年にわたり、CPUやGPUからスーパーコンピュータ、最新のプロセス技術や最新の製造ツールからハイテク業界のトレンドまで、あらゆる分野をカバーしてきました。