AMD、Hot ChipsでRyzen 3DパッケージとVキャッシュの詳細を発表

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AMDはTSMCのSoICプロセスを採用し、2つのダイを接続するTSV（シリコン貫通電極）を銅と銅の直接誘電体接合で接続することで、コンピューティングダイ上にSRAMチップレットを実装しています。この技術では、2つのチップの接続にはんだマイクロバンプを使用しないため、2Dチップレットの200倍の相互接続密度を実現し、より高密度で効率的な相互接続を実現します。

TSMCは2つのチップを2段階接合技術で接合します。第1段階では、室温で親水性の誘電体同士の接合プロセスを用い、その後アニール処理によって誘電体接続を接合します。第2段階では、固体拡散によって銅同士を直接接合し​​、接合を形成します。AMDによると、この技術はシリコンファブのような製造工程と、バックエンドのTSV（シリコン貫通電極）のような技術を採用しており、製造フローは通常のチップと同様です。 

AMDは、SRAMチップを最下層のL3キャッシュの中央に配置することで、CPUコアからの熱によるSRAMの露出を軽減しています。さらに、AMDはCPUコア上に同じハイブリッドボンディングプロセスを用いて構造用シリコンを配置することで、チップレットの高さを均一化し、チップの冷却を促進しています。 

AMD によれば、マイクロバンプ 3D 接続と比較して、3D V-Cache はビットあたりのエネルギー消費が 3 分の 1 以下で相互接続効率が 3 倍、相互接続密度が 15 倍、信号伝達と電力供給特性が優れているとのことです。 

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AMDのアプローチは、2つのダイ間で2TB/秒のスループットを実現します。同社によると、レイテンシへの影響は最小限で、大容量L3キャッシュの標準的な範囲内です（キャッシュの実際のアクセス時間は容量に応じて変化します）。

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最初の画像は、3つの異なる相互接続アプローチ間の相互接続密度を示しています。AMDの新しい相互接続は9マイクロメートル（μm）ピッチ（TSV間の距離）ですが、標準的なC4パッケージは130μmピッチ、Microbump 3Dは50μmピッチです。

比較すると、Intelが現在出荷中の第1世代EMIB接続は55μmピッチで、2023年に発売予定の第2世代EMIBは45μmピッチです。しかし、Intelが近々発売するFoveros Directは最も直接的に比較可能な相互接続技術であり、Intelは2023年後半に市場投入される際には10μm未満のピッチになると主張しています。一方、TSMCの9μmハイブリッドボンディングは、AMDの3D V-Cacheプロセッサに搭載され、来年初めに市場投入される予定です。 

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AMDの現在のメモリオンロジックは、業界全体のトレンドの始まりに過ぎません。TSVのピッチが技術の世代交代とともに向上するにつれ、CPU上にDRAM/HBMを積層したり、CPUの上にCPU全体を積層したりするなど、より洗練された積層技術が実現されるでしょう。

今後の開発では、CPUコアを他のコアの上に積み重ねたり、コアをアンコアの上に積み重ねたりする（Intelは既にLakefieldでこれを行っています）など、より細分化されたアプローチが見つかるかもしれません。さらに開発が進むと、マクロオンマクロスタッキング（コアマイクロアーキテクチャの様々な要素を積み重ねる）や、IPのフォールディング／スプリッティング、回路のスライスといった技術が実現する可能性があります。 

当然ながら、これらはまだ構想段階にない遠い将来の技術であり、特に放熱の面で多くの課題を抱えることになるが、AMD や他の企業はこれらの技術が将来登場することを期待している。 

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ポール・アルコーンはTom's Hardware USの編集長です。CPU、ストレージ、エンタープライズハードウェアに関するニュースやレビューも執筆しています。