3D DRAM提案が高密度化への道を開く

スケーリングがうまくいかない技術製品があるとすれば、それはDRAMです。これにはいくつかの理由がありますが、最も重要なのはDRAMセルの設計と製造工程との関係です。しかし、Lam Researchによると、こうしたスケーリングの難しさの結果として、DRAM分野の研究者は早ければ5年後にはDRAMの高密度化を実現できなくなる可能性があるとのことです。

このような状況の中、半導体回路設計を専門とするラムリサーチ社は、将来のDRAM製品の進化に関する提案を発表しました。その未来は3Dである可能性が非常に高く、メモリキューブはそれほど遠い未来ではないようです。同社によると、製造可能な3D DRAMデバイスを設計できるようになるまでには5～8年かかるとされており、2D DRAMの微細化が終了してから3D DRAMの微細化が加速するまでには3年ほどのギャップが生じる可能性があります。

Lam Researchは、自社開発のSEMulator3Dソフトウェアを用いて、3D DRAMの設計案を反復的に検討しました。スケーリングと積層の課題、コンデンサとトランジスタの微細化、セル間接続、そしてビアアレイ（既に他の3D半導体設計で採用されているTSMCのTSV [Through Silicon Vias]など）の解決に重点が置かれました。最終的に、同社は提案設計の製造を可能にするプロセス要件を策定しました。

DRAMセルの設計上、2D DRAMコンポーネントを単純に横向きに並べて積み重ねることはできません。これは、DRAMセルのアスペクト比が高い（高さが厚さよりも大きい）ためです。横向きに並べるには、現在の当社の能力を超える横方向のエッチング（および充填）能力が必要になります。

しかし、アーキテクチャ自体を理解すれば、設計上の制約を回避しながら、アーキテクチャを変更したり適応させたりすることができます。しかし、これは言うは易く行うは難しであり、3D DRAMがまだ存在しないのには理由があります。

現在の DRAM 回路設計には、基本的に 3 つのコンポーネントが必要です。ビットライン (電流を注入する導電構造)、ビットラインの電流出力を受け取り、電流が回路に流れ込む (および回路を満たす) かどうかを制御するゲートとして機能するトランジスタ、およびビットラインとトランジスタを流れる電流が最終的にビット (0 または 1) の形式で保存されるコンデンサです。

ラムリサーチは、実用的なアーキテクチャを実現するために、いくつかのチップ設計上の「トリック」を採用しました。例えば、ビットラインをトランジスタの反対側に移動しました。ビットラインがコンデンサに囲まれなくなるため、ビットライン自体により多くのトランジスタを接続でき、チップ密度が向上します。

面密度の向上を最大化するため、ラムリサーチは最先端のトランジスタ製造技術もいくつか採用しました。その中には、インテルが次世代ゲーティング技術として検討していると思われるゲート・オール・アラウンド（GAA）フォークシート設計が含まれます。ラムリサーチが提案する再設計されたDRAMアーキテクチャは、NANDと似たプロセスで、新しいDRAMセル設計を何層にも重ねて積層することが可能です。

しかし、NANDの微細化は現在232層程度に達しているのに対し、Lam Researchは、同社が開発したような第1世代の3D DRAM設計では、最大28層の積層しか利用できないと推定しています。Lam Researchは、アーキテクチャの改良と積層数の増加により、DRAMの密度は2ノード分向上すると見積もっており、DRAMの超高層構造に層を追加することで、さらなる密度向上も可能だとしています。他の製造技術と同様に、個々の層を相互接続するために、ビアアレイ（TSMCのTSVを支える技術）が用いられています。

しかし、ラムリサーチが提案した設計には、差し迫った問題があります。必要な機能を確実に製造できる製造ツールが現在存在しないのです。同社は、DRAM設計自体が最先端技術であり、ツールとプロセスの改善と再設計が必須であると指摘しています。そして、同社が述べているように、DRAMの微細化の壁にぶつかるまでにはまだ時間があります。必要なツールと専門知識がその期間内に登場することを期待しています。

Francisco Pires 氏は、Tom's Hardware のフリーランス ニュース ライターであり、量子コンピューティングに関心を持っています。