TMSCの3nmアップデート：N3PとN3Xは密度と性能の向上に向けて順調に進んでいます

TSMCは今週開催された2023年北米技術シンポジウムにおいて、N3（3ナノメートルクラス）プロセステクノロジーファミリーのロードマップの主要なアップデートを発表しました。TSMCにとってFinFETトランジスタをベースとした最後の高性能ノードとなるN3は、今後数年間にわたって使用され、N3Eの光学シュリンク性能を向上させたN3P、そして高いリーク電流と消費電力を許容するHPCアプリケーション向けに性能重視のN3Xなど、複数のバージョンが提供されます。

TSMCはN3（N3Bとも呼ばれる）プロセス技術による量産を既に開始していますが、このノードは最大25層に極端紫外線（EUV）リソグラフィーを使用し、さらにEUVダブルパターニングも可能なため、特に高価なノードとなっています。そのため、TSMCは、顧客の大部分が最大19層にEUVを使用し、ダブルパターニングEUVを使用せず、プロセスウィンドウが広く、歩留まりも優れているN3Eを採用すると予想しています。2023年後半に量産開始予定のN3Eは、TSMCの3nmプロセス技術のさらなる進化の基盤となるでしょう。 

その進化の第一歩となるのがN3Pです。この技術は主にN3Eの光学的縮小であり、いくつかの改良点が加わることで、同じリーク電流で5%の性能向上、同じクロックで5%～10%の消費電力削減、そしてロジック50%、SRAM30%、アナログ回路20%で構成される「混合」チップのトランジスタ密度4%向上を実現します。

N3PはN3Eの光学的な縮小版であるため、その設計ルールが維持され、チップ設計者は新しいノードでN3EのIPを再利用できます。Ansys、Cadence、SynopsysなどのIP設計企業が既にN3Eチップ向けのIPを多数保有していることを考えると、これは非常に重要な点です。一方、光学的な縮小は、SRAMを含むあらゆる種類のトランジスタと回路の密度向上を意味します。SRAMは近年、縮小化が困難でした（これは特にSRAMを多用する現代の設計にとって大きな問題です）。N3Pは2024年に量産開始予定です。

TSMCはN3Pに続き、N3XでN3ファミリーをさらに拡大し、CPUやGPUなどの高性能コンピューティングアプリケーションへの展開を計画しています。この製造プロセスは、N3Pと比較して少なくとも5%高い周波数と、大幅に高い電圧を可能にすると予測されており、全体的なリーク電流の増加を犠牲にして、クロックをさらに向上させます。