Intelは本日、14nm FPGAラインナップの新製品シリーズ「Stratix 10 DX」の出荷を開始したと発表しました。Stratix 10シリーズおよびIntel製品ポートフォリオ全体にPCIe 4.0が導入され、Optane DCパーシステント・メモリ接続とキャッシュ・コヒーレンシもサポートされます。キャッシュ・コヒーレンシは、IntelのUltra Path Interconnect（UPI）を介して実現されます。これにより、Intelは2021年にAgilexと共同でCompute eXpress Link（CXL）の提供開始を前に、コヒーレント・ワークロードの開発を加速したいと考えています。
Intelは本日、コヒーレントFPGAとしてStratix 10 DXを発表しました。この新モデルでは、XeonプロセッサとStratix 10 DX FPGAの両方がコヒーレントなシステムメモリプールにアクセスできます。このプールは、DDRメモリに加え、Optane DCパーシステントメモリとOptane DC SSDを介したパーシステントメモリで構成できます。これにより、DRAMからOptane SSDまで、CPUとFPGAアクセラレータで利用可能なメモリを最大4つまで、そしてストレージとして3D NANDとHDDを利用できる、新たなメモリ階層化が実現します。
Optane DIMMとのインタフェース用に、Stratix 10 DXには新たに最適化されたFPGAメモリコントローラが搭載されています。このメモリコントローラはFPGAあたり最大8枚のOptane DIMMをサポートし、最大4TBの不揮発性メモリを搭載可能です。これは実際にはソフトIPメモリコントローラであり、Quartus Primeの今後のリリースで利用可能になる予定です。
さらに、CPUとFPGAの両方がアクセスできるコヒーレントなメモリプールを備えているだけでなく、FPGAはUPIリンクを介してXeonプロセッサにコヒーレント接続されています。UPIリンクは、マルチプロセッサシステム向けのIntelの低レイテンシ・コヒーレント・インターコネクトです。Stratix 10 DXデバイスは、XeonスケーラブルCPUと同じ最大3つのUPIポートを備えています。
IntelがXeonプロセッサへのFPGAのコヒーレント接続について言及したのは今回が初めてではありません。4月にIシリーズとMシリーズでサポートされたAgilexが発表された際にも、これは主要機能の一つとして宣伝されていました。当時、Agilexはこのコヒーレント接続機能を備えた最初のFPGAであり、新たに発表されたPCIe 5.0物理層ベースのCXLリンクを活用するとされていました。本日の発表により、Intelはこれらの機能の一部をUPI経由でStratix 10に導入します。（昨年発表され、UPI経由のキャッシュコヒーレントインターフェースを搭載するとも言われていたArria 10 FPGAを統合したXeonスケーラブルプロセッサについては、その後の動向は不明です。）
もちろん、CXLまでのつなぎとしてUPIを活用することは、すぐにオープンスタンダードに置き換えられる行き止まりのエコシステムになぜ投資するのかという懸念を生じさせます。結局のところ、AgilexがUPIをサポートするかどうかさえ不明です。この問題に対処するため、IntelはUPIからCXLへの移行パスをポートのようなものとして提供すると述べています。多少の再コーディングが必要になる可能性はありますが、Intelはこれにより企業の研究開発投資を（ほぼ）保護できると主張しています。
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そのメリットは、Stratix 10 DXがコヒーレントワークロード向けエコシステム開発を加速させる点です。Intelは最初のCXLデバイスが2021年に提供開始されると改めて表明しています（今年初めにリークされたロードマップによると、Sapphire Rapidsプラットフォームの一部として）。つまり、Intelのアプローチは、本質的には「今日からUPIで始めて、次世代のCXLにシームレスに移行できる」という売り文句で、コヒーレントXeonアクセラレータのロードマップを推進することです。IntelはUPIがどの製品でサポートされるかを完全には明らかにしていませんが、「将来のXeonスケーラブルプロセッサ」であることは明らかです。これは来年のCooper Lake-SPまたはIce Lake-SPを指していると考えられます。
Stratix 10 DXの3つ目の新機能は、非コヒーレントPCIe 4.0 x16のサポートです。これは、Intelがこのようなサポートを発表した初の製品です。このインターフェースは完全に認証済み（PCI-SIG準拠）で、IntelはXilinxのVersalシリーズとは異なると明言しました。しかし、PCIe Gen4のサポートについては、IntelにはまだそれをサポートするCPUがないため、どのように活用されるのかという疑問が生じます。Intelは、このインターフェースは「将来の一部のIntel Xeonスケーラブル・プロセッサー」に対応していると述べています。上記のSapphire Rapidsを含む同じロードマップによると、次期Cooper Lake-SPはPCIe Gen3に限定されるため、Ice Lake-SPがPCIe 4.0のターゲットプラットフォームとなることが示唆されています。
パフォーマンス面では、IntelはUPIはPCIeラウンドトリップと比較して、読み取りトランザクションにおけるレイテンシを37%低減すると主張しています。PCIe 4.0は2倍の帯域幅を提供します。UPIインターフェースは、11.2Gbpsの20レーンで理論上のピーク転送速度28GB/sを実現します。UPIも考慮すると、Stratix 10 DXは総帯域幅が2.6倍になります。
これらの改良には複数の利点があります。リアルタイムレイテンシが求められるエッジでは、低レイテンシが重要です。帯域幅の拡大により、最大400Gbpsのイーサネットをサポートできます。Intelは、コヒーレント接続によりマルチノードコンピューティングの効率が向上すると主張しています。最後に、Optaneパーシステントメモリによるメモリ拡張により、エッジとデータセンターでより大規模なデータセットを処理できるようになります。最大270万個のロジックエレメント（LE）、最大8GBのHBM2メモリ、最大58Gのトランシーバー、クアッドコアARM Cortex-A53サブシステムなど、既存のStratix 10の機能も引き続き利用可能であり、Stratix 10ファミリーの中で最も高度なFPGAとなっています。
これをStratix 10アーキテクチャに当てはめると、Stratix 10 DXは、エコシステムに追加された5つ目のチップレット、PCIe Gen4とUPIインターフェースブロックを組み込んだPタイルによって実現されています。さらに、このファミリの3つのデバイスはすべて、58GトランシーバーをサポートするEタイルを備えています。ただし、ARMサブシステムとHBM2メモリは、3つの構成のいずれにおいても同時に利用できません。
FPGAのユースケースとしては、ネットワークアクセラレーション（スマートNIC）、データセンターの分散化（メモリ拡張）、コンピューティングアクセラレーションなどが挙げられます。IntelとVMWareは、コヒーレントなFPGAとCPUのソリューション開発で協業していることを発表しました。CESNETによると、Stratix 10 DXはPCIe 4.0を活用することで、FPGAベースのスマートNICのスループットを2倍に向上させるとのことです。
Stratix 10 DXは早期アクセス版として出荷されており、Intelによると、この新しいFPGA向けの設計ツール、ソフトウェア、開発ボードはすべて現在入手可能とのことです。ただし、前述の通り、UPIキャッシュコヒーレントインターコネクトとPCIe 4.0機能は、現行のCascade Lake世代のXeonスケーラブルプロセッサではまだ利用できません。ただし、Cooper Lake-SPとIce Lake-SPもサンプル出荷中であるため、これは問題にならないかもしれません。量産は2020年に予定されています。
