PCI SIGがPCIe 6.0仕様の最終ドラフトを発表してからわずか数週間後、ケイデンスは業界初となるシリコン実証済みIPパッケージを発表しました。このIPパッケージにより、チップ開発者はPCIe 6.0サポートを設計に実装し、テストすることが可能になります。このIPは現在提供開始されており、早期導入企業は2022年から2023年にかけて発売予定のチップにPCIe 6.0サポートを追加できるようになります。
「早期導入企業はすでに新しいPCIe6仕様の検討を開始しており、我々は彼らがTSMCとCadenceの技術で良い結果を達成するのを楽しみにしています」とCadenceのIPグループ担当コーポレートバイスプレジデント兼ゼネラルマネージャーのサンジーブ・アガーワラ氏は声明の中で述べた。
Cadence は、IP パッケージに加えて、N5 を使用して実装され、あらゆるデータ レートでの PCIe 6.0 実装の信号整合性とパフォーマンスをテストするための PCIe 6.0 テスト チップも提供しています。
このチップには、最適な信号整合性、対称性、直線性、低ジッタを保証するPAM4/NRZデュアルモードトランスミッターと、64GT/sで35dBを超える厳しい信号劣化やチャネル損失にも耐え、高度なデータリカバリ機能を提供するレシーバーが搭載されています。PCIe 6.0では、チップ開発者は比較的長いトレースで最大64GT/sのデータ転送を扱うことになるため（比較対象として、DDR5メモリの現在の転送速度は4.8GT/s～7.0GT/s）、信号整合性の確保と高度なデータリカバリメカニズムのサポートは必須となります。
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「当社は、第1世代の112G-LR SerDes IPを発表した2019年以来、PAM4ベースのIPを展開してきました。PAM4テクノロジーに関する当社の豊富な専門知識とTSMCとの強力なコラボレーションにより、PCIe6製品の成功のための強固な基盤が築かれています」とアガーワラ氏は述べた。
アントン・シロフはTom's Hardwareの寄稿ライターです。過去数十年にわたり、CPUやGPUからスーパーコンピュータ、最新のプロセス技術や最新の製造ツールからハイテク業界のトレンドまで、あらゆる分野をカバーしてきました。
