インテルはアリゾナ州で開催されたイベントで、新世代の18Aノードを搭載したPanther Lakeチップに関する新情報を発表しました。このチップは、Lunar Lakeチップと同等の消費電力で50%高いパフォーマンスを発揮し、Arrow Lake-Hプロセッサと比較してマルチスレッド処理で30%の消費電力削減が可能だと主張しています。インテルの過去の発表サイクルから判断すると、CES 2026でこれらのチップに関するさらなる情報が明らかになる可能性が高いでしょう。インテルによると、「幅広い市場での提供開始」は2026年1月から開始される予定です。
こうした改善は切実に必要とされています。なぜなら、近年、IntelはノートPC向けプロセッサ市場で三重の脅威に直面しているからです。AMD、Qualcomm、そしてAppleは、いずれも収益性の高いプレミアムノートPC市場におけるシェア獲得を狙っています。特にQualcommとAppleの場合、高性能で高効率なArmコアを搭載したSoCと強力なNPUやGPUの登場により、Intelはパフォーマンスとバッテリー駆動時間で競争力を維持するために、あらゆる面での強化を迫られています。
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アリゾナ州チャンドラーにある最先端ファブの裏庭で開催された最新のTech Tourイベントで、IntelはPanther Lakeの仕組みを隅々まで解説しました。これまでの経緯をご紹介します。
インテルの18Aプロセスが加速
Panther Lakeのコンピューティングタイルは、Intelの最先端18Aノードで製造される最初の製品の一つです。簡単におさらいすると、18AはIntel（そしておそらく業界初）の量産プロセスであり、将来のスケーリングと電力効率の向上を可能にする2つの主要なイノベーション、すなわちIntelがRibbonFETと呼ぶゲート・オール・アラウンド（GAA）トランジスタと、IntelがPowerViaと呼ぶバックサイド電力供給ネットワークを組み込んでいます。
インテルは、RibbonFETを「究極のトランジスタ」と称しています。その理由は、ゲート構造によってチャネルを「完全に制御」できるからです。ゲート構造がチャネルの底部まで伸びていないため、リーク電流の制御に「弱点」があるFinFETと比較すると、RibbonFETのゲート構造はチャネル（デバイスの中心にあるシリコンナノシートのスタックによって定義）を完全に包み込むため、トランジスタがオフのときに不要なリーク電流を最小限に抑えます。リーク電流が少ないことは、チップの動作中に無駄になるエネルギーが少ないことを意味します。
インテルはまた、リボンFETはFinFETよりも設計者にとって柔軟性が高いと主張しています。リボンの数と幅を調整することで、トランジスタの性能特性を特定のセルのニーズに合わせて調整できます。
Intelが実装した裏面電源供給ネットワークであるPowerViaは、チップ製造における新たなアプローチを導入します。シリコンプロセスの高密度化が進むにつれ、トランジスタ上部の信号線と電源線を効率的に配線することがますます困難になってきています。これらの配線は、ますます貴重なスペースを奪い合うからです。
裏面電源供給方式では、トランジスタの上に電源線と信号線の両方を形成するのではなく、まずウェハの表面にトランジスタと信号線を形成します。次の製造工程では、ウェハを裏返し、裏面を研磨してトランジスタの接点が露出するまで研磨します。そして、電源供給用の金属層をトランジスタに直接接続します。
Intelによると、PowerViaはウェハ前面の配線密度を10%向上させ、配線の簡素化を実現するという。電力供給に関しては、裏面の金属層によりパッケージからトランジスタへの電力損失が30%削減される。
全体として、18AはIntel 3と同等の消費電力で15%高い周波数を実現し、同一プロセスと比較して1.3倍の密度向上を実現します。設計者は18Aの進歩を活用することで、Intel 3と同等の性能レベルで25%の消費電力削減を実現することも可能です。
クーガーコーブPコアとダークモントEコア：革命ではなく進化
Intelは、Panther LakeのCougar Cove PコアとLunar LakeおよびArrow LakeのLion Cove、あるいはPanther LakeのDarkmont EコアとSkymontの比較について、詳細な説明は行いませんでした。Cougar Cove PコアについてIntelが説明した改良点は、分岐予測の改良やTLB（Translation Lookaside Buffer）の容量増加など、既存のCPUアーキテクチャの典型的な改良点です。Intelが言うように、「幅や深さを変更したのではなく、最適化したのです」。
Intel によれば、Cougar Cove では現在、さまざまなワークロードの要求に応じて、プリフェッチャーなどの特定の機能ユニットの積極性をオンザフライで調整できる「AI ベース」の電力管理アプローチを採用しているという。
Cougar Cove のもう一つの変更点は、メモリの曖昧性解消における予測動作の改善です。Intel によれば、プロセッサがプログラムを実行する際、メモリアクセスのためにロード命令とストア命令が実行されますが、これらの命令は連続している場合があります。Cougar Cove は、ロード命令とストア命令が連続しているタイミングを予測し、その情報を用いてロード命令を適切にスケジュールするロジックを改良しました。この予測が正しければ、IPC の向上につながります。
Intelはまた、18Aプロセスへの移行によりCougar Coveの基盤構造を拡張できるようになり、その恩恵を最も受けたのがTLBであると指摘しています。Intelによると、TLBの容量が大きくなることで、より複雑なワークロードをより高速かつ確実に実行できるようになります。
Cougar Coveは、Lunar LakeのLion Coveで導入された分岐予測の変更を継承し、さらに改良を加えています。Lion Coveは改良された分岐予測アルゴリズムを特徴とし、命令ストリームのかなり先にある分岐に対しても低レイテンシの予測を実現しました。Intelによると、Cougar CoveはLion Coveシリコンの出荷から得た教訓を活かし、パフォーマンスを向上させています。一部の分岐予測アルゴリズムを改良し、予測器の各レベルのサイズを拡大することで、レイテンシをさらに低減しました。また、Cougar Coveは過去の予測結果に関するより優れたメタデータを保存することで、精度を向上させています。
Intelによると、これらの改善により、Cougar Cove分岐予測器はレイテンシの低減、予測帯域幅の拡大、そして予測精度の向上を実現できるという。これらの改善はエネルギー効率とパフォーマンスにプラスの影響を与える。予測器の精度と応答性が向上することで、CPUコアは無駄な作業に費やす時間を減らし、より有用な作業に費やす時間を増やすことができる。
Darkmont E-coreの改良点も、Lunar LakeのSkymontと比較して大幅に進化しています。Cougar Coveと同様に、Darkmontは動的アルゴリズムを使用してプリフェッチャーの積極性を調整することで、変化するワークロードの要求に応じて応答性と電力効率のバランスを改善できるようになりました。
Cougar Coveと同様に、Darkmontは分岐予測精度を向上させています。また、ループストリーム検出（特定の命令シーケンス中にチップのフロントエンドの電源を切る技術）を採用することで、フロントエンドの電力消費を抑えます。Darkmontは、従来x86 CPUのマイクロコードエンジンで処理されていた複雑な命令を、ナノコードシーケンスを用いて実行できるケースを拡大します。Skymontでは、ナノコードがパフォーマンスと電力効率の両方を向上させるために導入されました。
Intelの説明によると、マイクロコードシーケンサーは、特定の複雑なx86命令を実行する必要があるときに機能する巨大なROMです。このROMからのロードはシリアルプロセスであり、一度に1つのデコーダーしか処理できません。つまり、他のフロントエンドユニットも同時にマイクロコードROMからの命令シーケンスを必要とする場合、他のフロントエンドユニットはブロックされてしまいます。Nanocodeは、これらのマイクロコード命令の一部をEコアの3つのフロントエンドデコーダーそれぞれに内蔵されたプログラマブルロジックアレイに埋め込むことで、このブロック動作を防止します。
これらのPLAはDarkmontコアの3つのフロントエンドそれぞれに存在するため、Intel社によると、コアは以前はマイクロコードに存在していた命令を「並列で順序不同のマイクロコードのようなシーケンス」として実行できるという。Darkmontでは、フロントエンドでナノコードを使用し、マイクロコードシーケンサーをそのまま使用できるケースが増え、最適化も進んでいるとIntel社は述べている。
組み合わせて
もちろん、Panther Lake SoCのすべての部品が18Aを使用しているわけではありません。Intelは、Meteor Lakeで初めて採用され、Lunar LakeとArrow Lakeで改良された「ディスアグリゲーション・アーキテクチャ」というコンセプトを採用しています。このアプローチでは、SoCの異なる機能ユニットを個別に製造された「タイル」に分割し、Intelの自社工場またはTSMCなどのファウンドリで製造した後、IntelのFoverosパッケージング技術を使用して結合します。
一方、18Aで自社製造されるPanther Lakeの各コンピュートタイルは、3つの基本コアコンプレックスで構成されています。コンピュートタイルには（現時点では）、最大4基のCougar Cove Pコア、最大8基のDarkmont Eコア、そしてさらに4基のDarkmont Eコアからなる独立した「低電力アイランド」クラスターが含まれます。この低電力アイランドクラスターは、適切なワークロードを低電力コンピューティング領域に「限定」することでバッテリー寿命を延ばすことを目的としています。このアイデアはMeteor Lakeで導入され、Lunar Lakeでさらに改良されました。
Meteor LakeとArrow Lakeはどちらも、このアイランドに2基のCrestmont Eコアを搭載していました。これらのコアは電力とクロック速度の両方が制限されており、省電力を最大化していました。しかし、パフォーマンスが限られていたため、タスクがそれらの能力を超えた場合、チップのより電力を消費する部分がより頻繁に起動される可能性がありました。Lunar Lakeでは、このアイランドに専用の電源レールを備えた4基のSkymont Eコアを搭載していました。これにより、タスクをPコアにシフトする前に、より高いクロックで動作させ、より負荷の高い処理を実行できました。
Skymontの進化形であるPanther LakeのDarkmont低消費電力Eコアは、より負荷の高いタスクを低消費電力アイランドに長時間閉じ込めることを可能にし、必要に応じてマルチスレッドワークロードに貢献して並列処理を強化します。ただし、DarkmontはPanther Lake SoC上のPコアとEコアのメインクラスターを接続するメインリングバス上には配置されていないため、より大きなコアクラスターのL3キャッシュを共有しません。代わりに、タイル上の他のすべてのコンピューティングエージェントと共有される、電力効率の高い8MBの「メモリ側キャッシュ」にアクセスします。
このサイド キャッシュはチップ全体のキャッシュ階層の残りの部分と一貫性があり、Panther Lake 上のすべてのキャッシュ間の一貫性は、各コンピューティング ドメイン上の個別の一貫性エージェントと通信するホーム エージェントによって管理されます。
18A コンピューティング タイルには、Intel の第 5 世代 NPU、ノート PC のプレミアム ウェブカメラで使用するための第 7 世代画像処理ユニット (IPU)、およびグラフィックス タイルから分離された Xe メディア エンジンとディスプレイ エンジンも含まれています。
Xe3 グラフィックス アーキテクチャと、Panther Lake でそれを使用する 2 つの iGPU、およびソフトウェアと電源管理の改善の詳細については、専用の記事をご覧ください。
3人だと混雑する
これまでに、Intel は 2 つの異なる 18A コンピューティング ダイを作成し、これらを 2 つの異なる統合 GPU (およびおそらく 2 つの異なる I/O タイル) と組み合わせて、それぞれコストとパフォーマンスのターゲットが異なる 3 つの異なる Panther Lake SoC を作成しました。
Panther Lakeの最小SoCは、Lunar Lakeと同様に、4つのPコアと4つの低消費電力Eコアを搭載しています。Intelはキャッシュ階層の詳細な仕様を明らかにしていませんが、独自のL3キャッシュを備えた高消費電力Eコアクラスターがないため、このチップは4つのPコアで共有されるキャッシュ容量が12MB程度であると推測されます。このチップには、最大4つのXe3グラフィックコアを搭載した小型のXe3 GPUが搭載されています。このチップは、最大6800 MT/sの速度で従来のDDR5 SO-DIMMまたはLPCAMMモジュール、あるいは最大6400 MT/sで動作するハンダ付けLPDDR5Xモジュールを使用できます。
ストレージおよび周辺機器コントローラーについては、ベイビーPanther Lake SoCのプラットフォームコントローラータイルは、Gen 5が4本、Gen 4が8本、合計12本のPCIeレーンを備えています。これは、Gen 5 SSDや、ローエンドのストレージデバイス、あるいはディスクリートGPUを接続するのに十分な容量です。コア数が比較的少なく、グラフィックス処理能力も低く、メモリ速度も限られているため、このチップは、絶対的なパフォーマンスよりも軽量性とバッテリー駆動時間を優先するエントリーレベルのノートパソコンに多く搭載される可能性が高いでしょう。
ミッドサイズのPanther Lake SoCは、4つのPコアと共有するリングバス上に8つのEコアを搭載し、さらに専用アイランドに4つの低消費電力Eコアを搭載しています。Intelによると、このコンピュートダイはPコアとEコア全体で最大18MBのL3メモリを共有しています。このミッドサイズSoCは、スモールSoCと同じ4つのXeコアグラフィックタイルを搭載しています。
このチップは、小型の兄弟製品よりも高速なメモリを活用できます。小型チップと同様に、DDR5モジュールとハンダ付けされたLPDDR5Xモジュールの両方を使用できますが、DDR5では最大7200 MT/s、LPDDR5Xでは最大8533 MT/sの速度をサポートします。
ミッドサイズのPanther Lakeチップは、大型のプラットフォームコントローラタイルからPCIe接続も拡張されており、PCIe Gen 4レーンは最大8本、Gen 5レーンは最大12本まで拡張されています。Intelは開発中のPanther Lake OEM設計について具体的なコメントは控えていますが、拡張されたコンピューティングリソース、豊富なPCIe接続、そして小型の兄弟機種と比較して高速メモリのサポートといった点から、このチップは薄型軽量ノートPCのディスクリートGPUとの組み合わせに適していると思われます。これは、一部のIntelパートナーがMeteor Lakeチップで採用したアプローチです。
最大サイズのPanther Lake SoCは、中型SoCと同じ4P+8E+4LPEのCPUコア構成を維持していますが、より大規模で強力な12 Xe3コアGPUを搭載しています。Intelは、パートナー企業がこのチップで使用できるメモリオプションを制限しています。これは、すべてのGPU実行ユニットに十分なメモリ帯域幅を確保するためと考えられます。LPDDR5Xメモリのみをサポートし、Panther Lake製品の中で最速の転送速度（最大9600 MT/s）をサポートします。
この大型チップは、PCIe Gen 4レーンを8本、PCIe Gen 5レーンを4本搭載した、より限定的なI/Oタイルを採用しています。これは、急成長を遂げている携帯型ゲーム機市場や、必要に応じてゲームも可能な薄型軽量のプレミアムノートPCをターゲットにしていることを示唆していると考えられます。このバージョンのPanther LakeにディスクリートGPUを組み合わせることは、システム設計の観点からはあまり理にかなっていません。
業績予測
Intel は、Cougar Cove のシングルスレッド パフォーマンスの高レベル プレビューを提供し、新しい P コアは Lunar や Arrow Lake と同等の電力で 10% 高いパフォーマンスを実現できる、または、それほど要求の厳しくないワークロードでは同等のパフォーマンスで 40% 低い電力を実現できることを示唆しました。
Panther Lakeのマルチスレッド性能については、やや曖昧な点があります。Intelは、Panther LakeはLunar Lakeと同等の消費電力で50%高いパフォーマンスを実現できる、あるいはArrow Lake-Hと同等のマルチスレッド性能で30%低い消費電力を実現できると主張しています。
もちろん、これらのグラフを全体的に考慮すると、Panther Lake は Arrow Lake-H と同等の電力でより高い絶対パフォーマンスを実現でき、4P+8E+4LPE パッケージと思われるパフォーマンスのスケーラビリティが優れていることが強調されます。
プレゼンテーションでは、これらの広範かつ楽観的なパフォーマンス予測以外に、Intel は Panther Lake のクロックや電力目標に関する詳細について何も話さなかったが、最近のノート PC 用 SoC と同様に、これらのチップの周波数、電力、および熱の目標は、非常に広範囲の設計をカバーしている可能性が高いため、そのパフォーマンスについて一般論を述べることは困難であり、これは製品スタック内の個々のチップ モデルについて説明する前の話である。
パフォーマンスの大まかな見通しを立てるには、Intelのパートナー企業がPanther Lake SoCを搭載してどのようなシステムを通常製造しているかを待つ必要があります。Intelによると、最初のPanther Lakeチップは2025年末までに出荷され、2026年1月からは広く市場に提供される予定です。この時期を考えると、CESではPanther Lake製品に関するさらなる情報が明らかになる可能性が高いと言えるでしょう。
Tom's Hardwareのグラフィックス担当シニアアナリスト、Jeff Kampmanは、GPU、ゲームパフォーマンスなど、あらゆる分野を網羅しています。統合型グラフィックスプロセッサからディスクリートグラフィックスカード、そしてAIの未来を支えるハイパースケールシステムまで、GPU搭載のものなら何でもJeffが担当します。
