TSMCは、今週初めにオランダのアムステルダムで開催された欧州オープンイノベーションプラットフォーム（OIP）エコシステムフォーラムにおいて、A16（1.6nmクラス）プロセス技術を採用した最初のチップを2016年末に量産開始する予定であると発表した。この新しい生産ノードには、TSMCのスーパーパワーレール（SPR）バックサイド電源供給ネットワーク（BSPDN）が搭載されており、チップの裏面からすべての電力を配線する強化された電力供給と、より高いトランジスタ密度を実現する。しかし、このBSPDNはいくつかの課題を解決する一方で、新たな課題も生み出すため、追加の設計作業が必要となる。
TSMCのA16プロセスは、TSMCのN2シリーズプロセス技術（2nmクラス）に特徴的なアーキテクチャを持つゲートオールアラウンド（GAAFET）ナノシートトランジスタを採用し、電力供給を強化してトランジスタ密度を高めるために裏面電源レールを備えています。N2P製造技術と比較して、A16は、同じ電圧と複雑さで8%～10%の性能向上、または同じ周波数とトランジスタ数で15%～20%の消費電力削減を約束しています。さらにTSMCは、ハイエンドAIプロセッサのチップ密度が、使用するトランジスタの種類とライブラリに応じて1.07倍～1.10倍向上すると見積もっています。
TSMCの設計ソリューション探索および技術ベンチマーク部門のディレクターであるケン・ワン氏によると、A16トランジスタはアーキテクチャ的にN2トランジスタに類似しており、これによりN2からこのプロセス技術への移行が容易になります。
「N2PからA16へのロジックレイアウトの移行は、セル構造とレイアウトパターンの大部分がほぼ同じであるため、実は非常に簡単です」とWang氏は述べています。「つまり、フロントサイドの構造が同じであることに加え、A16の優れた点は、N2デバイスの幅変調によるNanoFlex機能を継承し、最大の駆動力を実現していることです。」
TSMCのスーパーパワーレールは、特殊なコンタクトを介して裏面電源供給ネットワークを各トランジスタのソースとドレインに直接接続することで、配線長と抵抗を最小限に抑え、性能と電力効率を最大化します。製造面では、この実装は最も複雑なBSPDN設計の一つであり、Intelのパワービアの複雑さを凌駕しています。
しかし、高度なBSPDN実装は、チップ設計者が電力供給ネットワークを完全に再設計し、新たな方法で配線し、したがって新たな配置配線戦略を適用する必要があることを意味します。これは当然のことです。また、チップのホットスポットが配線の下に位置するため、放熱が困難になり、熱負荷軽減対策も必要になります。
バックサイドPDNを備えたチップの設計は、設計フロー自体も含め、多くの変化に合わせて新しい実装手法を採用することを意味します。Wang氏は、新しい熱を考慮した配置配線ソフトウェア、新しいクロックツリー構築、異なるIRドロップ解析、異なる電源ドメイン、そして異なる熱解析サインオフの使用などを挙げました。
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新しい実装フローを考慮すると、EDAツールとシミュレーションソフトウェアの新しいバージョンが必要です。TSMCのN2に類似したノードについて話しているため、CadenceやSynopsysなどの大手メーカーのEDAツールはバージョン0.5より前のバージョンではありますが、多くの準備が整っています。
「A16は、複雑な配線と高密度PDNを備えた設計に適したテクノロジーです」とWang氏は述べています。「しかし、新たな課題も生み出すため、設計にはさらなる労力が必要です。当社のバックサイドコンタクトVB（仮想基板）も、綿密なシリコン検証を必要としています。現在、包括的なA16 EDA有効化プログラムが進行中であり、A16 EDAの状況を継続的に更新していきます。」
アントン・シロフはTom's Hardwareの寄稿ライターです。過去数十年にわたり、CPUやGPUからスーパーコンピュータ、最新のプロセス技術や最新の製造ツールからハイテク業界のトレンドまで、あらゆる分野をカバーしてきました。
