TSMCは、ゲートオールアラウンド（GAA）ナノシートトランジスタを採用した同社初の生産技術であるN2（2nmクラス）チップの量産を今年後半に開始する予定であると、同社が北米技術シンポジウム2025で明らかにした。
この新しいノードは、AMDのデータセンター向け次世代EPYC「Venice」CPUをはじめ、スマートフォン、タブレット、PC向けのAppleの2025チップなど、来年発売される多数の製品に採用される予定です。新しい2nmノードは、GAAFETと強化された電力供給により、パフォーマンスとトランジスタ密度の向上に加え、目に見える電力削減を実現します。さらに、後継プロセス技術であるA16とN2Pも来年の量産に向けて順調に進んでいます。
N2：2025年後半に量産開始
N2は、TSMCが「フルノード改善」と呼ぶものを実現する同社の全く新しいプロセス技術です。N3Eと比較して、10%～15%の性能向上、25%～30%の消費電力削減、そして15%のトランジスタ密度向上を実現します。TSMCによると、N2のトランジスタ性能は目標にほぼ達しており、256Mb SRAMブロックは平均90%を超える歩留まりを達成しており、これはN2の量産開始に向けてプロセスが大きく成熟していることを示しているとのことです。
前述の通り、N2はTSMCがGAAナノシートトランジスタを採用する最初のノードとなります。このトランジスタは、ゲートがチャネルを360度包み込む構造（N2の場合、チャネルは複数の水平ナノシートで形成されます）のため、性能向上とリーク電流低減が期待できます。この構造により、チャネル上の静電制御が最大化され、性能や消費電力を犠牲にすることなくトランジスタサイズを最小化できるため、トランジスタ密度の向上が可能になります。
さらに、N2プロセスでは、トランジスタの電力供給回路に超高性能金属-絶縁体-金属（SHPMIM）コンデンサを組み込むことで、電力安定性と性能を向上させています。これらの新しいコンデンサは、当社の従来の超高密度金属-絶縁体-金属（SHDMIM）設計と比較して2倍以上の容量密度を提供し、シート抵抗（Rs）とビア抵抗（Rc）の両方を前世代と比較して50%削減しており、性能と消費電力に目に見える効果をもたらすと期待されます。
TSMCの新プロセス技術のPPA改善を宣伝
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| トムズハードウェア | N2対N3E | N2P対N3E | N2P 対 N2 | A16対N2P | N2X 対 N2P |
| 力 | -25%～-30% | -36% | -5% ～ -10% | -15%～-20% | より低い |
| パフォーマンス | 10%～15% | 18% | 5%～10% | 8%～10% | 10% |
| 密度* | 1.15倍 | 1.15倍 | ? | 1.07倍～1.10倍 | ? |
| トランジスタ | GAA | GAA | GAA | GAA | GAA |
| 電力供給 | SHPMIM付きフロントサイド | SHPMIM付きフロントサイド | SHPMIM付きフロントサイド | SPR | SHPMIM 付きフロントサイド (?) |
| HVM | 2025年後半 | 2026年後半 | 2026年後半 | 2026年後半 | 2027 |
*TSMCが発表したチップ密度は、ロジック50%、SRAM30%、アナログ20%で構成される「混合」チップ密度を反映しています。
**同じ面積で。
***同じ速度で。
この製造プロセスは、今年後半に量産開始の予定で、来年発売される多数の製品に利用される予定で、その中にはデータセンター向けのAMDの次世代EPYC「Venice」CPUや、スマートフォン、タブレット、PC向けのAppleの2025年システムオンチップなどのさまざまなクライアント向けプロセッサも含まれる。
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TSMCは、N2プロセスノードの顧客採用が従来ノードに比べて大幅に加速しており、初年度の新規テープアウト（NTO）数はN5の同時期の2倍に達していると述べています。この勢いはさらに加速しており、N2の2年目のNTO数はN5の約4倍に達しており、市場の強い関心と早期設計活動の活発化を示しています。
N2の主な採用先は依然としてモバイル製品ですが、TSMCは、HPCおよびAI分野の顧客が、より高いエネルギー効率を求めるニーズに駆り立てられ、このノードの利用を加速させていると主張しています。従来は後発開発段階だったセグメント（AMD Veniceの例を参照）からのこうした早期の採用は、N2が前世代と比較してより幅広いアプリケーションに受け入れられていることを浮き彫りにしています。
N2PとA16: 2026年後半に予定
TSMCのN2は、Intelの18A（1.8nmクラス）とは異なり、バックサイド電源供給ネットワークをサポートしていません。しかし、TSMCによると、この新ノードはバックサイド電源供給ネットワークがなくても、目に見えるメリットをもたらすとのことです。TSMCのノードの場合、スーパーパワーレール（SPR）と呼ばれるBSPDNがA16製造プロセスで導入されます。TSMCは、バックサイド電源供給において、最も複雑で高価でありながら最も効率的なアプローチを採用しています。これは、バックサイド電源ネットワークを各トランジスタのソースとドレインに直接接続するものです。これは、BSPDNをセルまたはトランジスタのコンタクトに接続するIntelの18Aアプローチとは対照的です。これは、より安価ですが、おそらく効率は劣る方法です。
TSMCのSPRバックサイド電力供給技術は製造コストが高いため、TSMCは今後もSPRを採用しないノードを提供し続ける予定です。そのようなプロセス技術の一つがN2Pです。これは、従来の電力供給ネットワークを備えたN2の性能強化版であり、N2と比較して5%～10%の性能向上と5%～10%の消費電力削減を約束しています。
TSMCによると、A16は実質的にN2Pとバックサイド電源供給を組み合わせたものであり、チップ設計者は異なる製品にIPを再利用できるようになります。高密度電源ネットワークを必要としないクライアントアプリケーションの場合、特にコストの観点から、N2Pは最適なソリューションとなる可能性があります。高密度バックサイド電源供給を必要とするクライアントアプリケーション向けに、TSMCはA16を提供します。
N2P と A16 はどちらも今年後半に大量生産のマイルストーンを達成する予定であり、実際の製品が市場に投入されるのは 2027 年になると予想されます。
TCMCは、N2、N2P、A16に加え、N2の究極版となるN2Xも提供します。N2Xは、電圧耐性を強化し、消費電力は増加しますが、最大クロック速度を実現します。このノードは、シングルスレッド性能の最大限の保証が求められるハイエンドクライアントCPUや一部のデータセンター製品に特に有用です。N2Xは2027年に量産開始予定です。
アントン・シロフはTom's Hardwareの寄稿ライターです。過去数十年にわたり、CPUやGPUからスーパーコンピュータ、最新のプロセス技術や最新の製造ツールからハイテク業界のトレンドまで、あらゆる分野をカバーしてきました。
