TSMCが今年後半にN2（2nmクラス）プロセス技術によるチップ生産開始に向けて準備を進める中、N2ウエハーの価格設定、そしてそれ以降のノードの価格設定に関する噂が浮上しています。TSMCがN2技術を用いたウエハー1枚あたり最大3万ドルの価格設定を計画していることは既に報じられていますが、台湾のChina Timesは、同社が「より高度なノード」、つまりA16（1.6nmクラス）ノードについて、ウエハー1枚あたり最大4万5000ドルの価格設定を計画していると報じています。
2nmの製造は高価
TSMCやその他の受託チップメーカーにおける価格設定について、いくつか知っておくべきことがあります。まず、ファウンドリーにおける価格は生産量と顧客に大きく依存します。
TSMCの最先端プロセス技術の最大の顧客であるAppleは、業界他社よりもウェハ価格が低いと考えられています。AMD、Intel、Nvidia、Qualcommといった他の顧客の場合、価格は全体の生産量に加え、その生産量の割合が顧客の最先端ノードの採用状況に基づいて決定されます。
したがって、TSMC（または他のファウンドリ）のウェハに関するすべての報道価格は、せいぜい概算値であることをご留意ください。TSMCは価格や数量についてコメントしないことは言うまでもありません。したがって、比較対象となるのは他の非公式価格のみです。
スワイプして水平にスクロールします
ノード | 噂の価格 | 年 |
|---|---|---|
A16 | 4万5000ドル | 2026年後半 |
窒素 | 3万ドル | 2025年後半 |
N3 | 18,000ドル～20,000ドル | 2022年下半期 |
N5 | 1万6000ドル | 2020 |
N7 | 1万ドル | 2018 |
N10 | 6,000ドル | 2016 |
N28 | 3,000ドル | 2014 |
40nm | 2,600ドル | 2008 |
90nm | 2,000ドル | 2004 |
複数の大手チップメーカーが2nmプロセス技術への移行を進めています。AMDは最近、次世代EPYCサーバープロセッサ（コードネーム：Venice）用の最初のチップを製造したことを確認しました。富士通も同様です。報道によると、MediaTekはTSMCのN2ノードで次世代モバイルシステムオンチップ（SoC）の設計作業をまもなく完了させる予定です。Qualcommも、同じノードでSnapdragon 8 Eliteモバイルプラットフォームの第3世代を開発中であると報じられています。
AppleはN2を最初に採用する企業の1つになると予想されていますが、同社はこれを正式に認めていません。もしこれが事実であれば、次世代のA20シリーズとM6シリーズのプロセッサはN2ノードを採用すると予想されますが、これはあくまでも推測に過ぎません。
TSMCは今年後半に2つのファブでほぼ同時にN2ベースチップの生産を増強する予定で、これはかなり前例のない出来事です（詳細は後述）。報道によると、TSMCの2nmプロセスに関する社内目標は、今年末までに月産約3万枚のウェハ生産能力を実現することを目指しているとのこと。
ウエハースを裏返して価格を上げる？
N2ウェハ1枚あたり3万ドルという価格は高額に思えますが、「より高度な」ノードで4万5000ドルというのは少々高額に感じられます。レポートではA16プロセス技術について具体的には言及されていませんが、A14以降の製造ノードの価格について議論するには時期尚早であるため、このレポートはTSMCの1.6nmクラスの技術で製造されたウェハの価格を指している可能性が高いでしょう。
45,000ドルという見積もりは鵜呑みにしない方が良いでしょう。先ほども述べたように、顧客によって支払う価格は異なります。しかし、A16ウェハーがN2ウェハーよりもはるかに高価だと噂されている理由については、まだ推測の余地があります。
理由は簡単かもしれません。N2 や N2P とは異なり、A16 はバックサイド電力供給ネットワーク (BSPDN) をサポートしています。これは、AI や HPC アプリケーションを対象とした、レチクルに近いサイズの大型プロセッサに特に役立ちますが、製造コストがかなり高くなります。
BSPDN の製造には製造プロセスでいくつかの追加ステップが必要となり、価格に大きな影響を与えます。
まず、チップの製造は通常通り行われます。シリコンウェーハの表面に、堆積、リソグラフィ、エッチング、ドーピングといった従来の工程を用いてトランジスタを作製し、アクティブデバイスを形成します。トランジスタが作製された後、ハイブリッドボンディング技術を用いて、ウェーハを表面を下にしてブランクのキャリアウェーハに接合します。
次に、元のウエハーを、研削と化学機械研磨により裏面から慎重に薄くし、シリコンの厚さをわずか数マイクロメートルまで減らして、アクティブなトランジスタ層の底部を露出させます。
裏面が露出したので、電力供給専用の新しい金属配線が堆積されます。TSMCはBSPDNの最も効率的な実装を採用していますが、製造が最も困難でもあります。
BSPDNは、太い銅線をトランジスタに直接接続することで抵抗を低減します。裏面処理後、ウェハは標準的なパッケージング工程に進みます。
電源配線と信号配線を分離することで、電力供給が改善され、電圧降下が低減し、前面のスペースが解放されて信号ルーティングが高速化されるため、チップ全体のパフォーマンスが向上します。
しかし、バックサイド電力供給のコストにより、その使用は、数キロワットの電力を消費することが予想され、BSPDN から大きな恩恵を受ける、次世代 AI や HPC GPU などの大規模で高価なプロセッサを開発している企業に限定されます。
極端な開発コスト
レポートによると、2nmチップ1個の開発費用は約7億2500万ドルと予測されており、これは巨額であり、この技術の利用は少数の企業に限定される。しかし、そこには落とし穴がある。
7億2500万ドルという驚くべき数字には、おそらく、その特定の技術に依存し、複数のチップを含むプラットフォーム全体の開発が含まれるものと思われる。
例えば、TSMCのN3プロセス技術を採用しているApple製品のリストには、現在A17 Pro、A18、A18 Pro、M3、M3 Pro、M3 Max、M4、M4 Pro、M4 Maxの9製品が含まれています。最終的には、N3PベースのA19、A19 Pro、M5、M5 Pro、M5 Maxが加わり、リストが拡大する可能性があります。
初期コストがかなり高額であるにもかかわらず、生産開始2年目の新規テープアウト数は、N5の同時期に達成された量と比較して4倍になると予想されています。この要因は、AI、HPC、クライアントコンピューター、スマートフォン向けのチップを開発する複数の企業にとって、最先端ノードの重要性を浮き彫りにしています。
TSMCは、N2プロセス技術および同一プロセス設計キット内の他のノード（N2P、A16、N2Xなど）への需要の急増に対応するため、新竹と高雄にN2対応の生産施設を2つ建設中です。将来的には、台湾と米国にもN2対応のファブを建設する予定です。
業界観測筋は、このノードが顧客の強い関心により、記録的な生産能力の増強速度を達成する可能性があると予想しています。TSMC自身も、AIアクセラレータが将来の収益を牽引すると楽観視しており、2024年から5年間の複合成長率が40%台半ばに達すると予測しています。
Google ニュースで Tom's Hardware をフォローすると、最新のニュース、分析、レビューをフィードで受け取ることができます。「フォロー」ボタンを忘れずにクリックしてください。
アントン・シロフはTom's Hardwareの寄稿ライターです。過去数十年にわたり、CPUやGPUからスーパーコンピュータ、最新のプロセス技術や最新の製造ツールからハイテク業界のトレンドまで、あらゆる分野をカバーしてきました。
