5nm SoC向けDDR5/DDR4ソリューションを発表

シノプシスは、TSMCのN5（5nm）製造技術を用いて製造される次世代システムオンチップ（SoC）向けに、DDR5/DDR4物理インターフェース（PHY）およびコントローラの提供を開始しました。このIPパッケージにより、SoCメーカーはTSMCのN5ノードで製造されるチップにDDR4/DDR4メモリの両方のサポートを追加できます。シノプシスは、最大6400 MT/sのデータ転送速度でDDR4とDDR5の両方をサポートするメモリソリューションを提供する初のIPベンダーです。

シノプシスのDDR5/DDR4メモリ実装向けDesignWare IPパッケージは、非常に先進的です。コマンドスケジューラ、メモリプロトコルハンドラ、オプションのECCメモリ、デュアルチャネルサポート、そしてPHYへのDFI 5.0インターフェースを備えたDDR5/DDR4コントローラが含まれています。このブロックは、読み出し用に64個のCAMエントリ、書き込み用に64個のCAMエントリをサポートし、レイテンシは8クロックサイクルと極めて低くなります。コントローラは、ArmのAMBA 3.0 APBインターフェースを使用してプログラム可能です。さらに、シノプシスは、最大6400 MT/sのデータ転送速度と、最大4つの物理ランクを備えたメモリサブシステムをサポートする、シリコン実証済みのDDR5/DDR4物理層（Design & Reuse経由）も提供しています。言うまでもなく、コントローラとPHYは、DDR4およびDDR5のすべてのJEDEC規格機能をサポートしています。

Synopsys が提供する IP パッケージを使用すると、さまざまなチップ (CPU、SoC、SSD コントローラなど) の開発者は、コントローラ IP と物理インターフェイスを N5 設計に投入し、同社が設計した検証 IP を使用してすべてが正しく動作するかを検証できます。