インテルは、高NAリソグラフィ装置2台を導入し、カスタムレチクルと最新の光近接効果補正装置を開発し、3万枚のウェーハ処理を実現することで、高NA EUVリソグラフィの導入において大きな進歩を遂げました。しかし、依然として大きな課題が残っています。3億8,000万ドルから4億ドルの装置コストと、フォトマスクのサプライチェーンの抜本的な見直しが必要となる可能性が、この技術の経済的実現可能性を制限しています。さらに、高NA EUV露光1回あたりのコストは、低NA EUV露光1回あたりのコストの2.5倍にも達するため、今後数年間の経済的実現可能性についてさらなる疑問が生じていると、SemiAnalysisは報告しています。
不可解な経済学
並行開発
インテルは、競合他社に先駆けて2台のASML Twinscan EXE:5000リソグラフィーツールを取得して導入することで、プロセスデータの収集と量産での実現可能性の実証で業界をリードしています。インテルは、高NA EUVスキャナーをできるだけ早く入手するためにあらゆる努力をしました。1年以上前に最初のTwinscan EXE:5000マシンを受け取り、ASML施設でのツールの組み立てを含むASMLの一般的な工場ツール認定を省略し、代わりにオレゴン州ヒルズボロ近郊の自社D1Dファブで組み立てと起動を選択しました。この早期の決定により、インテルはシステムの検証とプロセスの準備で有利なスタートを切りました。開発努力をサポートするために、インテルは両方の高NAツールで3万枚以上のウェーハを露光し、この新しいプラットフォームの最も経験豊富なユーザーとなりました。
しかし、新しいスキャナーを入手して組み立てることは、それを適切に動作させるための課題のほんの一部に過ぎません。Intelはさらに、プロセス技術自体、フォトマスク、レジスト、そして光近接効果補正（OPC）ソフトウェアの拡張技術も開発する必要がありました。通常、これらはすべて相互に依存しているため、順次開発されます。しかし、Intelは2026年に量産開始が見込まれる14A（1.4nmクラス）ノードの厳しいスケジュールに対応するため、並行開発戦略を採用しました。同社は、今年のSPIE Advanced Lithographyカンファレンスで、その詳細を発表しました。
インテルは、高NA EUVツールの稼働開始よりかなり前からOPCの開発に着手していました。同社は、従来のEUVツールでのシミュレーションと露光結果を用いて、高NA EUV向けのモデルを外挿・微調整しました。この戦略により、マスク準備における通常の遅延を回避し、高NAスキャナーの稼働開始後すぐにパイロットラインの稼働が可能になりました。結果は期待を上回るものでした。光源出力は目標値の110%に達し（ASMLスキャナーの発売当時としては初）、オーバーレイアライメントは0.6nmと測定されました。これは、成熟した低NAシステムと同等ですが（精度は劣りますが）、その精度は低NAシステムと同等です。
インテルはこれまで、量産対応可能なフォトマスク、レジスト、OCP、そして高NA EUV製造フローのその他の要素の開発において大きな進歩を遂げてきました。しかし、業界における高NA EUVツールの導入を阻む障壁は、技術的な課題だけでなく、インフラ整備と利用シナリオの両方に関連する経済的なハードルも存在しているようです。
まだプライムタイムの準備はできていない
高 NA EUV リソグラフィーの課題の 1 つは、投影光学系の開口数が高いため、低 NA EUV リソグラフィーに比べて露光フィールドが 2 倍小さくなることです (26 mm × 16.5 mm 対 26 mm × 33 mm)。
これはGPUやCPUのような大型チップにとって大きな課題であり、これらのチップは1回の高NA露光で得られる13×26mmの限界を超えることがよくあります。そのため、これらのダイをパターン形成するには、2回以上の重ね合わせ露光（スティッチングフィールド）を使用する必要があります（代替案として、マルチチップレット設計を使用することもできます）。これにより、アライメントの複雑さ、オーバーレイエラーのリスク、そしてスティッチング領域における歩留まりの低下が生じます。また、露光フィールドあたりのチップ数が少なくなるため、ウェーハ1枚あたりのパス数が増え、ウェーハ1時間あたりの処理能力が低下し、ウェーハ1枚あたりのコストが増加します。
ASMLは、露光回数の増加を補うために加速ステージ（つまり、フォトマスク下におけるウェーハの移動速度を加速するステージ）の使用を提案しています。一方、Intelは長年にわたり、業界標準の6×6インチフォトマスクではなく、より大きな6×12インチフォトマスクの使用を提案してきました。より大きなフォトマスクは、レチクル面積を2倍にすることでハーフフィールド問題を解決し、隣接する2つのハーフフィールド画像を並べて保持できるようになります。適切に構成された高NA光学系と組み合わせることで、システムは1回のスキャンで26mm×33mmのフィールド全体を露光することができ、フィールドサイズを低NAツールのサイズに戻すことができます。これにより、スティッチングとそれに伴うあらゆる課題が解消されます。
しかし、フォトマスクの大型化には、ブランクの準備から電子ビーム描画、ハンドリング、そしてファブ統合に至るまで、マスクサプライチェーンの抜本的な見直しが必要になります。ASMLは、大型マスクに関する社内研究が進行中であることを認めていますが、その技術を市場に投入する確約はしていません。この変更は、低NA、高NA、そして最終的にはハイパーNAツールにおける同社のプラットフォーム統合戦略に支障をきたし、ハイエンドツールの売上を減少させる可能性があります。
インテルのSPIEでのプレゼンテーションによると、フォトレジスト開発において、金属酸化物レジストは高NA（高開口数）の優先選択肢として普及しつつある。これらの材料は、解像度、ラインエッジラフネス、線量感度の点で優れた性能を発揮する。特に、高NA光学系に伴う薄い焦点深度で必要とされる薄膜化を考慮すると、これは非常に重要である。従来の化学増幅型レジストは、現在必要とされる厚さではエッチング耐性に課題を抱えているが、金属酸化物レジストはパターン転写中に十分な耐久性を維持している。SemiAnalysisによると、高NAツールに関するSPIE 2025で共有されたデータのほとんどは、従来の有機レジストではなく金属酸化物レジストを使用していた。
フォトレジストの塗布と現像方法も業界の懸念事項です。東京エレクトロンは現在、スピンオンコーティングと自社のトラック装置を用いたウェット現像により、標準的なウェットプロセスで市場を独占しています。一方、ラムリサーチは、自社の装置を用いたドライデポジションとドライ現像のアプローチを推進することで、シェア拡大を目指しています。
結論
インテルは14Aノードに高NA EUVを採用する計画ですが、同社自身は14Aは低NA EUVリソグラフィ（ただしマルチパターニングが必要）のみで実現可能であると述べています。とはいえ、広範な導入は、さらなるコスト削減、プロセスの成熟、そしてインフラのアップグレードが揃う可能性が高い1.0nm世代まで延期される可能性があります。今のところ、インテルは初期投資によってノウハウ面で優位性を獲得し、技術成熟に伴う戦略的優位性を獲得しています。
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アントン・シロフはTom's Hardwareの寄稿ライターです。過去数十年にわたり、CPUやGPUからスーパーコンピュータ、最新のプロセス技術や最新の製造ツールからハイテク業界のトレンドまで、あらゆる分野をカバーしてきました。
