AMD は最近の高性能コンピューティング イベントで、パフォーマンスを向上させるためにプロセッサ上に 3D スタックの DRAM と SRAM を使用する新しい設計に取り組んでいることを明らかにしました。
AMDは多くの企業と同様に、困難な新たな現実に対応するために戦略を調整しており、チップレットベースのアーキテクチャへの移行など、多くの点で先頭に立っています。しかし、Intelなどの業界の巨大企業もマルチチップアーキテクチャを採用しつつ、次なるイノベーションの波である3Dチップスタッキングへと進んでいます。
インテルは先日開催されたArchitecture Dayイベントで、3Dチップスタッキング技術「Foveros」を発表し、すでに最先端製品の生産準備が整っていることを明らかにしました。このパッケージは、10nmプロセス技術のCPUと、ダイ中央の垂直方向の電気接続を介してダイ間を接続するTSV（シリコン貫通電極）で構成されたI/Oチップで構成されています。また、インテルは従来のPoP（パッケージ・オン・パッケージ）実装を用いて、スタックの最上部にメモリチップを追加しました。
AMDも、後れを取らないように、少し異なる角度ではあるものの、3Dチップスタッキング技術に注目しています。AMDのシニアバイスプレジデント兼ジェネラルマネージャーであるフォレスト・ノロッド氏は先日、ライス・オイル・アンド・ガスHPCカンファレンスで講演を行い、同社が独自の3Dスタッキング構想を進めていることを明らかにしました。
AMDの「ムーアの法則を超えて」構想は、新しいプロセスノードの収益逓減点を回避するための複数の技術開発に取り組んでいます。ノロッド氏は、密度と周波数の向上という2つの単純な手段が収益逓減点に達しているため、AMDは「あらゆる手段」を駆使して課題を回避していると説明しました。場合によっては、周波数が後退しているケースさえあります。
ノロッド氏は周波数スケーリングの課題について次のように説明した。「しかし、この業界における小さな汚い秘密は、過去 10 年間で停止し、現在は後退している可能性があります。[...]現在、プロセスを継続的に縮小しているため、周波数は増加しません。実際、この次のノードでは、特別なことを行わない限り、周波数は低下します。」
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ノロッド氏はこれらの発言を、TSMCのRyzen 3000シリーズやEPYC Romeプロセッサに搭載される予定の7nmノードや将来の5nmノードなどの特定のノードとは結び付けて語らなかったが、根底にある考え方は明らかだ。つまり、業界はもはやパフォーマンス向上のために周波数の向上に頼ることはできないということだ。
ノロッド氏はまた、ノード密度の向上も鈍化しており、レチクルの制限（約700mm 2 ）により、業界はダイの大型化の限界に達しつつあると説明した。AMDのThreadripperプロセッサのようなマルチチップ設計でさえ、プロセッサパッケージのサイズが既に大きいため、スペースの制約に直面している。
他の半導体ベンダーと同様に、AMDはパフォーマンス密度の向上を目指して3Dアーキテクチャへの移行に取り組んでいます。しかし、このアプローチは、熱と電力供給の制約による課題も抱えています。
それでもAMDは、近い将来最も重要なステップと捉え、新しいスタックメモリアーキテクチャの採用を進めています。AMDはすでにHBM2メモリをGPUダイの隣にスタックしており、プロセッサと同じパッケージに搭載されていますが、近い将来、真の3Dスタッキングに移行する予定です。
ノロッド氏は、AMD が、さらに多くの帯域幅とパフォーマンスを実現するために、コンピューティング コンポーネント (CPU や GPU など) の上に SRAM と DRAM メモリを直接積み重ねることに取り組んでいると説明しました。
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このオンダイ積層メモリ方式は、上記のSamsungチップのように、単に2つの完成パッケージを重ねるだけの通常のパッケージ・オン・パッケージ（PoP）実装とは異なります。この例では、DRAMパッケージは、下層のチップを取り囲む2列のBGAコネクタを介して接続されます。これらのBGAコネクタは、2つのチップ間で転送されるデータを伝送します。標準的な設計と同様に、ロジックはコネクタの数を増やす必要があるためスタックの最下部に配置されますが、2つのダイは直接接続されていません。そのため、PoP方式は最大限の密度を実現しますが、最高速の選択肢ではありません。
対照的に、真の3Dスタッキングは、2つのダイ（この場合はメモリとプロセッサ）を互いに重ね合わせ、垂直方向のTSV接続によって直接接続することで構成されます。これらのTSV接続は、2つのダイ間で可能な限り最速のデータ転送を可能にし、通常はダイの中央に配置されます。この直接接続により、パフォーマンスが向上し、消費電力が削減されます（すべてのデータ転送には電力が必要ですが、直接接続によってプロセスが効率化されます）。3Dスタッキングは、密度の面でもメリットをもたらします。
ノロッド氏は開発中の設計について詳細には触れませんでしたが、これはAMDのプロセッサ設計における根本的な転換となる可能性があります。Intelが独自の3D Foveros技術を急速に開発していることは、業界にとって決定的な転換点となる可能性があり、AMDがそれに追いつくためにこの方向に進んでいることは驚くべきことではありません。現時点では詳細は明らかにされていませんが、AMDに詳細を問い合わせました。
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ノロッド氏は、チップレットアーキテクチャの背後にある同社の考え方に加え、システムレベルのパフォーマンス向上を目的としたCCIXやGen-Zといった新しいインターコネクトの開発についても詳しく説明した。新たに設立されたCompute Express Link（CXL）コンソーシアムは最近、Intelが開発・提供した新しいインターコネクトを発表した。このインターコネクトは、CPUとGPU、FPGA、メモリデバイスなどのデバイス間のキャッシュコヒーレントなインターフェースを提供するように設計されている。このインターフェースはGen-Zデバイスとの相性が良いと言われており、両標準化団体の間ではある程度の協力関係が築かれるはずだ。
プレゼンテーションの全編は以下からご覧いただけます。
画像クレジット: AMD
ポール・アルコーンはTom's Hardware USの編集長です。CPU、ストレージ、エンタープライズハードウェアに関するニュースやレビューも執筆しています。
