TSMCは2nmウェハ1枚あたり25,000ドルを請求すると予想

The Information NetworkがSeekingAlphaで発表した見積もりによると、TSMCは、現在の主力ノードであるN3（3nmクラス）製造技術で処理される300mmウエハーに対する現在の見積もりと比較して、2025年にN2（2nmクラス）製造ノードで処理される300mmウエハー1枚あたりの見積もりを25％近く引き上げる準備ができている。

The Information Networkは、TSMCのN3ウェーハ1枚あたりの平均販売価格が現在19,865ドルと推定しています。これは、N5が同社の最先端ノードであった2020年のN5ウェーハ1枚あたりの平均販売価格13,495ドルから大幅に上昇しています。TSMCのN2ウェーハは、N3と比較して性能、消費電力、トランジスタ密度が向上しますが、コストは増加するとアナリストは予測しています。The Information Networkは、この半導体受託製造業者が2025年後半に量産を開始する際には、N2ウェーハ1枚あたり24,570ドルを販売すると予測しています。これは、N3と比較して約25%の増加となります。

チップがより高度化し、より多くのトランジスタを搭載し、より高い性能効率が求められるようになるにつれ、最新のプロセス技術を用いて製造する必要が生じます。しかし、高度な生産は、数百億ドル規模のファブで最先端の設備を用いてのみ実現可能です。そのため、現代の製造プロセスは非常に高価であり、今後数年間でさらに高価になると予想されています。 

TSMCのベースN3ノードは最大25層のEUV層をサポートします（China RenaissanceおよびSemiAnalysisによる）。チップがこれほど多くのEUV層を必要とする可能性は低いものの、この数字はこの技術がいかに複雑であるかを物語っています。Applied Materialsの推計によると、EUVリソエッチング工程1回あたりのコストはウェーハ1枚あたり70ドルで、ファブ1つあたり月間10万ウェーハ生産開始あたり約3億5,000万ドルの資本コストが追加されます。したがって、製造ノードがサポートするEUV工程の数が増えるほど、その使用コストは高くなる可能性があります。 

N2はさらに高度な技術が採用される予定で、TSMCはこのノードでEUVダブルパターニングを採用するかどうかは明らかにしていないものの、検討中の選択肢の一つであることは間違いない。いずれにせよ、N2はN3よりもコストが高くなる可能性があるため、TSMCは2nm製造のコストを3nm製造よりも高く設定する可能性が高い。  

しかし、チップの生産コストが上昇する一方で、チップの設計コストも上昇しています。例えば、International Business Strategies（IBS）の推計によると、比較的複雑な7nmチップの開発コストは約3億ドルで、そのうち約40%がソフトウェアに充てられています。一方、高度な5nmプロセッサの設計コストは、ソフトウェア費用を含めて5億4000万ドルを超えると推定されています。今後、3nmプロセスノードで複雑なGPUを開発するには約15億ドルの投資が必要と予測されており、そのうち約40%がソフトウェアに充てられると見込まれています。こうした設計・生産コストの上昇は、今後、最先端のCPU、GPU、SoC、そしてPC、サーバー、スマートフォンの価格に不可避的に影響を及ぼすでしょう。 

TSMCの見積もりとされる価格を取り扱う際に留意すべき点は、それらはトレンドを反映しているものの、実際の数値を正確に反映していない可能性があるということです。TSMCの価格は、生産量、実際の顧客、実際のチップ設計など、複数の要因に大きく左右されます。したがって、これらの数字は鵜呑みにしないようにしましょう。