サムスンが3D DRAMをロードマップに載せ、積層型DRAMもそれに続く

3Dトランジスタを搭載したDRAMについては長年議論されてきましたが、メモリメーカー各社は具体的な発表を控えてきました。しかし、サムスンは先週のMemcomで沈黙を破り、3D DRAMに関する計画の一部を発表しました。つまり、最初の3D DRAMノードはわずか数年後に実現するということです。 

世界最大のメモリメーカーであるサムスンは、第1世代の10nm以下のプロセス技術から、垂直チャネルトランジスタ（VCT）搭載DRAMを採用する計画です。Memcomでサムスンが発表したスライドが同社の実際のロードマップを反映しているとすれば（そして同社の10nmクラスのノードから判断すると、そうでしょう）、このスライドはSemiEngineeringによって公開され、技術調査員のフレッド・チェン氏によって再公開されました。  

垂直チャネルトランジスタ（VCT）はFinFETの一種で、導電チャネルが薄いシリコン「フィン」で包まれ、デバイスの本体を形成します。VCTは、ゲート材料が導電チャネルを四方から囲むゲートオールアラウンド（GAA）トランジスタとも呼ばれます。スライドの画像から判断すると、これはFinFETベースのDRAMプロセス技術です。 

第1世代の10nm以下のDRAM製造プロセスは、サムスンの最新DRAM生産ノードである第5世代の10nmクラス（12nm）技術が2023年半ばに導入されたため、2世代先になります。スライドによると、サムスンはさらに2つの10nmクラスの生産ノードを準備しており、第1世代の10nm以下のノードは2020年代後半に登場する予定です。 

通常、DRAMにおける3Dトランジスタの採用は、製造コストの観点からこれまでで最も効率的なメモリセルレイアウトの一つとされる4F^2セル設計の実現と関連付けられています。ウェーハファブツールの大手メーカーである東京エレクトロンは、VCTと4F^2セル設計を採用したDRAMが2027年から2028年にかけて登場すると予想しています。同社は、VCTベースのDRAMを製造するには、メモリメーカーがコンデンサとビットラインに新しい材料を採用する必要があると考えています。 

興味深いことに、サムスンは2030年代初頭に積層型DRAMプロセス技術を採用する計画で、これにより同社は約10年でメモリデバイスの密度を目に見える形で向上させることができる。現時点では、今後10年間でどの程度の密度が実現するのか想像するしかないが、次世代DRAM技術（例えばDDR6）が登場する可能性は高いだろう。