インテルの研究者らは、データ保持、耐久性、ビットエラー率など、オンチップL4キャッシュとしての応用に必要な要件を満たす2MBの磁気ランダムアクセスメモリ（MRAM）アレイを実証しました。この研究は、この技術の大きな前進を示すものです。
インテルは、オンチップL4キャッシュの仕様を満たす2MBのSTT-MRAMアレイを構築し、実証したと発表した。L4キャッシュは、通常6トランジスタSRAMセルで構成される下位レベルのキャッシュに比べて性能要件は緩いものの、容量は大きい。一方、eNVMと比較すると、速度、密度、耐久性の点でより厳しい特性が求められる。
インテルは、MRAMチップの書き込み時間は20ナノ秒、読み出し時間は4ナノ秒、10E12サイクルの耐久性、そして110℃でのメモリ保持時間は1秒と報告した。ビットエラー率も十分に良好で、誤り訂正符号（ECC）技術で処理できると報告されている。
L4キャッシュの要件を満たすには、いくつかのプロセス最適化が必要でした。MRAMビットセルはeNVMに比べてスケールダウンする必要がありました。磁気接合は70～80nmから55nmにスケールダウンされましたが、これにより最大書き込み電流が減少しました。研究者らはデバイスの材料スタックも最適化しました。
この研究はインテルの22FFLプロセス（Foverosやインテルの最近のHorse Ridge量子制御チップに使用されているのと同じプロセス）で実施された可能性が高い。同社は今年初め、MRAMとRRAM（抵抗性RAM）の両方が生産準備が整っており、ビット歩留まりが99.9％を超えていると発表している。
一般的に、STT-MRAMはセルの可変抵抗状態を介してビットを記憶します。これは磁気トンネル接合（MTJ）によって実現されます。MTJは、トンネル障壁によって分離された磁性固定層と磁性自由層で構成されています。固定層と自由層の磁気方向の相対的な配列によってMTJの抵抗が決まります。例えば、それぞれの磁石の向きが平行に配列すると、抵抗は低くなります。自由層の磁化は、接合に電流を流すことで、スピントランスファートルク効果によって変化させることができます。
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この研究はサンフランシスコで開催された国際電子デバイス会議（IEDM）で発表され、Nature誌に掲載されました。STT-MRAMに取り組んでいる企業はIntelだけではありません。Everspin、Samsung、TSMC、GlobalFoundriesなどもこの研究に取り組んでいます。
