TSMCのケビン・チャン上級副社長がプロセス技術開発と進化する需要について語る: インタビュー

みんなの鋳造所

AIの台頭は再び全てを変えようとしており、データセンターグレードのプロセッサがTSMCの最先端ノードの主要採用先となりつつあります。しかし、コンシューマー向けデバイスは依然として毎年より高い性能と機能を求めており、それに対応するためにも毎年新しいプロセス技術が必要です。その結果、TSMCは、クライアントおよびAI/HPCアプリケーション向けの高度なパッケージング技術の提供に加えて、極めて多様な最先端技術を提供しなければならない状況に陥っています。

これらは、TSMC の技術ロードマップ、ビジネス戦略、主要な顧客エンゲージメントを担当する上級副社長兼共同 COO の Kevin Zhang 氏へのインタビューから学んだことの一部です。

今後の道

ユーザーのニーズが変化すると、半導体技術もそれに従います。今後数年間、業界は受託半導体メーカー全般、特にTSMCから、3つの異なる製品やサービスの提供を求めるでしょう。

トレンドは次の3つの方向に進んでいます。

• 最大のトランジスタ密度とパフォーマンス効率。
• リーズナブルなコストで可能な限り最高の電源により、パフォーマンス効率を最大限に高めます。
• データセンター向けのマルチチップレット パッケージング ソリューション。

これらの明確な要求に応えるために、TSMC は、高度なトランジスタ スケーリング、最適化された電力供給、マルチダイ システム統合におけるリーダーシップという 3 つの補完的な方向性を中心に技術ロードマップを調整しています。

スマートフォンやPCなど、最大限の性能効率が求められる製品向けに、TSMCはN3P、N2、N2P、A14プロセス技術を提供します。これらのノードは、バックサイド電源供給の複雑さとコストを削減しながら、ワット当たりの性能を最大化するように最適化されており、面積効率とバッテリー寿命が重要となるモバイルおよびコンシューマー向けSoCの効率的なスケーリングを実現します。

TSMC は、1 キロワット以上の電力を消費するデータ センター プロセッサ向けに、2026 年後半にスーパー パワー レール バックサイド電力供給ネットワーク (BSPDN) を搭載した A16 を提供し、続いて 2029 年に SPR を搭載した A14 を提供する予定です。

また、データセンターグレードの AI インフラストラクチャ向けのマルチチップレット パッケージング ソリューションの高まるニーズに対応するため、TSMC はシリコン フォトニクスや組み込み電源コンポーネントを含む高度なパッケージング ポートフォリオを、統合された高帯域幅のエネルギー効率の高いシステムに拡張しました。

ムーアの法則は（まだ）死んでいない

アントン・シロフ： まずは、最近よく聞かれる定番の質問、つまりムーアの法則とその存続に関する質問から始めましょう。N5からN3への移行では、チップの混合密度が約30%増加しました。N3からN2への移行では、トランジスタ密度が15%増加すると予想されています。A16では、7%から10%の増加が見込まれています（A16の主要機能は、トランジスタの再構築ではなく、裏面からの電力供給です）。今後、新しいノードが出現するたびに、スケーリング（トランジスタ密度の）において収穫逓減が続くのでしょうか、それとも画期的な進歩があるのでしょうか？

ケビン・チャン： 5nm、3nm、2nm、そしてA14に至るまでのプロセスを見てみると、現在の傾向として、電力効率は世代ごとに約30%向上しています。これは一種のトレンドです。トランジスタ密度は、世代ごとに約20%というペースで積極的に向上し続けることができると考えています。つまり、パフォーマンスの向上は約15%です。これは過去の世代と一貫した数値だと思います。A14以降についても、現状から判断すると、多くのイノベーションが生まれてくると予想されます。このトレンドを活かして、A14以降も継続していくことができるでしょう。

アントン・シロフ： A14についてお話がありましたが、技術革新によってフルノードのスケーリングメリットが得られるとおっしゃっていました。また、第2世代GAAナノシートトランジスタについても触れておられました。これは、新素材などの革新が関係しているという意味でしょうか？

ケビン・チャン：現時点では具体的なイノベーション計画については触れません。当社の技術チームがIEDMで論文を発表する予定なので、それについては彼らに任せましょう。N2/A16からの変更点は非常に大きく、現時点での状況から判断すると、2028年には大幅な形状スケーリングを実現したA14を量産開始できると確信しています。そのため、お客様はA14の持つ技術スケーリングのメリットを真に享受できると考えています。

すべてのアプリケーションには独自のノードが必要です

アントン・シロフ： A16を発表された際、バックサイド・パワー・デリバリー（BSPDN）は特にAI HPC設計に有益だとおっしゃっていました。以前、あるインタビューで、スマートフォン向けSoCはバックサイド・パワー・デリバリー（BSPDN）のないプロセス技術でも使い続けられるとおっしゃっていました。お客様は、A14やA12のような次世代ノードを、バックサイド・パワー・デリバリー・ネットワーク（BSPDN）なしでも使い続けられるのでしょうか？

ケビン・チャン：例えば、モバイルアプリケーションでは消費電力がそれほど大きくないのに対し、高性能コンピューティング（HPC）プロセッサはダイ、チップ、パッケージあたり1,000ワットから数千ワットを消費します。モバイルアプリケーションのお客様は、電力、性能、そしてコストメリットを十分に実現できるフロントサイドパワーデリバリーを求めていると考えています。そのため、N2テクノロジやA14は、バックサイドパワーデリバリーやスーパーパワーレール（SPR）を備えていません。

先ほど申し上げたように、A14の1年後には、HPCアプリケーション向けのスーパーパワーレールにこの技術のバージョンが登場する予定です。ご指摘の通り、両方の技術トラックを提供することで、異なる製品セグメントがそれぞれ独自の最適化ポイントに到達できるようにする予定です。

アントン シロフ:今後、プロセス テクノロジーは特定のアプリケーションに合わせてさらにカスタマイズされるようになるということですか?

ケビン・チャン：そう言えると思います。私たちのテクノロジープラットフォームは、様々なアプリケーションに合わせてカスタマイズされます。これは既に実現しています。モバイルでは最適化ポイントが異なります。これはデザインクラス全体にわたって実現しています。

例えば、トランジスタライブラリをご覧ください。私たちは、様々な製品構成、様々な製品アプリケーション向けに最適化された、様々なトランジスタライブラリを持っています。トランジスタ技術レベルでは、スーパーパワーレールについてお話ししましたが、パッケージについても、それぞれ異なる最適化ポイントがあります。CoWoSは、HPCやAIアプリケーションで広く活用されています。また、InFO（パッケージング技術）は、モバイルユーザーに大きく活用されています。つまり、私たちは既に、様々な製品セグメント向けに技術を明示的に最適化しているということです。

注：TSMCは、1つのPDK内で複数のプロセス技術のイテレーションを提供する傾向があります（例：N5、N5P、N4、N4P、またはN3B、N3E、N3P）。これにより、ファウンドリは高価な装置を可能な限り長く使用でき、TSMCの顧客はIPを可能な限り長く再利用できます。

アントン・シロフ：ノード間の遷移コストが上昇する中で、1世代内の反復回数は増加すると予想されますか？それとも3～4回程度に留まると予想されますか？A16やA14に関して、何か具体的な質問はありますか？

Kevin Zhang:ロードマップをご覧いただければ、各主要ノードの派生版がいくつ導入されたかお分かりいただけると思います。3nmを例に挙げると、N3E、N3X、N3P、そして今回N3Cが登場します。つまり、既に4つの異なる主要フレーバーが存在するということです。しかし、ここで一つ指摘しておきたいのは、これらは（1つの）技術の異なる派生版であり、互換性があるということです。例えば、N3EからN3P、そしてN3Cまで、お客様は設計の大部分を再利用できます。最適化の対象となる特定の要素のため、チップ設計を多少異なる方法で特性評価する必要があるかもしれませんが、大部分は物理設計を直接再利用できます。これにより、お客様は基本的に以前の製品設計やIPを活用し、プロセス強化やプロセス最適化に基づくさらなる最適化を実現できます。

アントン・シロフ：では、今後は A14 と A16 から、それらの特殊バージョンも提供される予定ですか?

ケビン・チャン：スーパーパワーレールは、電源接続が前面から背面に完全に移行されたため、非常に新しい機能を導入しました。そのため、かなり大幅な新設計が必要になります。これがA16のユニークな点です。電源をウェハの裏面、つまり前面に移動することで、最小限の変更を加えるだけでセルライブラリの大部分を再利用できるようになります。変更点は主に、電源の接続方法にあります。

アントン・シロフ：しかし、まったく新しいノードである A14 から始めて、現在と同じように、このテクノロジーのさらなる反復を提供する予定はありますか?

ケビン・チャン： A14では、2nmプロセスのような前世代で行ってきたことを引き続き踏襲していくと断言できます。来年、A14PやA14Xについて話しているとしても驚きではありません。いずれA14Cも登場するでしょう。これらはすべて、（現在の製品と同じ）共通の哲学、つまり互換性を保ち、段階的に進化させ、お客様が14Aへの移行時に投資のメリットを享受できるようにするという哲学を踏襲します。

Anton Shilov:プロセス テクノロジーの C バリアントについてお話しいただきましたが、N3C のコスト上の利点を推定していただけますか?

Kevin Zhang:製品レベルのコスト ベネフィットは、具体的な製品設計、製品構成によって異なりますが、純粋に固有の技術機能の観点から言えば、10% 程度のコスト ベネフィットと言えます。

要件が増大するにつれて、チップ設計者はより高度なプロセス技術を採用する

アントン・シロフ： TSMCの経営陣は、GAAプロセスノードでは顧客が全く新しいIPを採用しなければならなかったにもかかわらず、最初の2年間のN2テープアウト数がN3およびN5テープアウト数を上回ると予想していると何度も述べています。その理由は何でしょうか？

ケビン・チャン：そうですね、主な理由はアプリケーションによるところが大きいと思います。最近はAIについてよく話しますが、AIの根本的な要件は、エネルギー効率の高いコンピューティングですよね？データセンターであれ、エッジデバイスであれ。データセンターについて考えてみてください。今日、データセンターの最大のコスト要因は電力、つまり消費電力です。ですから、より高度なシリコン技術を採用することで、消費電力を大幅に削減できます。

つまり、より高度なシリコン技術を採用することで、お客様は所有コストの大幅な削減を実感できるのです。これが、お客様がより高度なシリコン技術ノードをより積極的に採用する根本的な原動力となっています。これは、お客様がより多くのコンピューティング能力を継続的に導入していく上でも同様です。

例えば、動画のAI機能について考えてみましょう。ご存知のとおり、あなたが撮影してYouTubeにアップロードした動画には、Googleデータセンターの高度なコンピューティング能力が必要です。つまり、これらすべてが、お客様をより高度なシリコン、より高度なトランジスタ技術へと導いているのです。

つまり、この傾向は実際に加速していることがわかります。先ほどこのグラフをお見せしたのもそのためです。過去3世代にわたって、NTOの数は増加し続けていますね。1年目は2倍、2年目は4倍です。これがまさに、これらの数字の背後にある理由です。

アントン・シロフ：データセンターアプリケーションでは、マルチチップレット設計アプローチがますます採用されています。しかし、マルチチップレットソリューションにおいては、チップ設計を分散化すると消費電力が増加するため、チップ設計者はこの問題に対処する必要があります。ファウンドリレベルで、分散化設計の消費電力削減を支援できるとお考えですか？

ケビン・チャン：それは既に今日実現しています。CPU、GPU、AIニューラルエンジンといった特定の機能、要素それぞれに、実際には異なる最適化ポイントが必要です。現在、私たちは既に様々な種類のトランジスタを提供しています。例えば、設計者は同じダイ上で、異なる機能設計の最適化ポイントに異なるトランジスタを使用できます。既に多くの企業がこれを実現しています。お客様と協力して、特定の最適化を提供することは、私たちにとって非常に重要です。これがモノリシック設計です。

マルチチップレット設計では、実際には大きく異なるシリコン技術を採用することが可能です。例えば、コンピューティングには最先端技術、例えば2nmプロセスを採用する企業もありますが、低消費電力・低速の要素には3nm、あるいは5nm、あるいは4nmプロセスを採用し、当社の高度な統合スキームを活用してそれらを統合することも可能です。これは既に実現しており、システムレベルでは、様々な製品アプリケーションにおいて、様々なお客様と緊密に連携しています。

注：異なるトランジスタライブラリとプロセス技術を使用することで、消費電力を最適化できます。ただし、マルチチップレットソリューションは、統合ソリューションよりも消費電力が高くなる可能性があります。3D統合に関しては、TSMCの顧客は、このノードをベースダイとして使用できるようになるまで、ファウンドリがプロセス技術のTSVバージョン（例：N4 TSV、N3 TSV、N2 TSVなど）を開発するまで待つ必要があります。

アントン・シロフ：昨年、非常に強力なソリューションを実現するシステム・オン・ウェーハ（SOW）統合についてお話されました。しかし、そのような巨大なSOWレベルプロセッサに実際に興味を持っているお客様はどれくらいいらっしゃるのでしょうか？もちろん、セレブラスやテスラといった企業ですが、他にもたくさんいらっしゃるのでしょうか？

Kevin Zhang：その傾向は明らかです。より多くの計算ユニット、より多くのHBM（Hyper-Bio-Based Model）を搭載するために、インターポーザーのサイズはますます大きくなっています。この傾向は今後も続くでしょう。お客様は将来のニーズに対応するために、ウェーハレベル統合を活用したいと考えています。しかし、これはおそらく数年先の話です。今お話ししているのは、レチクルサイズの3.5倍に相当するCoWoSの量産段階ですが、将来的にはレチクルサイズが5倍、9倍になり、9倍を超えるとウェーハレベル統合が重要な統合スキームになるでしょう。しかし、まだ数年先の話です。しかし、既に顧客は存在します。先ほどお話したCerebrasやTeslaのDojoなどは、ウェーハレベル統合の活用に積極的です。

TSMCは進化を続ける

TSMCは、様々な市場セグメントにわたる500社以上の顧客を抱え、AI、HPC、コンシューマー向けアプリケーション向けに、セグメントごとに最適化された複数の最先端製造技術を提供し、顧客が製造プロセスの進化に合わせてIPを再利用できるようにすることで、ますます多様化する顧客ニーズに対応する戦略を進化させています。これは、同社の長年の「Everyone's Fab」哲学を改めて強調するものであり、画一的なアプローチから、専用ノードとパッケージングソリューションのポートフォリオへと移行しています。

今後、TSMC は、AI および HPC アプリケーション向けのスーパー パワー レール バックサイド電源供給ネットワーク (A16 および A14P など) を備えた最先端のプロセス テクノロジー、クライアントおよびスマートフォン プロセッサ向けの BSPDN のない最先端のノード (N3P、N2、N2P、A14 など)、コスト重視のアプリケーションを対象とした設計向けのコスト最適化された高度なノード (N4C、N3C、N2C など) を提供していきます。

TSMCはこれまで、コスト最適化ノードを成熟ノード（N16FFC、N12FFCなど）向けにのみ提供してきました。マルチチップレットおよびディスアグリゲート設計向けには、クライアント/モバイル（InFO）、AIおよびHPC 2.5D統合（CoWoS）、クライアントおよびデータセンター3D統合（SoIC）、さらには最も要求の厳しいソリューションに対応するシステムオンウェーハ（SoW）統合など、多様な製品ラインナップを展開し、3DFabricポートフォリオの拡充を続けています。

アントン・シロフはTom's Hardwareの寄稿ライターです。過去数十年にわたり、CPUやGPUからスーパーコンピュータ、最新のプロセス技術や最新の製造ツールからハイテク業界のトレンドまで、あらゆる分野をカバーしてきました。