Nvidiaは、メモリベンダーに対し、JEDECの公式HBM4ベースラインを超えるよう圧力をかけています。TrendForceによると、同社は2026年Vera Rubinプラットフォーム向けに1ピンあたり10Gb/sのスタックを要求しており、これはAMDの次世代MI450 Heliosシステムに先駆けて、GPUあたりの帯域幅を向上させるための動きです。
JEDECがHBM4に規定する1ピンあたり8Gb/sの速度では、1つのスタックで新しい2,048ビットインターフェース全体で2TB/s弱の速度を実現します。これを10Gb/sに上げると、スタックあたり合計2.56TB/sになります。6つのスタックを使用すると、1つのGPUで15TB/sの帯域幅を確保できます。最も要求の厳しい推論ワークロードに対応するために設計された、NVIDIAのコンピューティング最適化構成であるRubin CPXは、NVL144ラック全体で1.7ペタバイト/秒の速度を実現していると謳われています。ピン速度が速いほど、NVIDIAがこれらの数値を達成するために必要な余裕は少なくなります。
しかし、10Gb/s HBM4の駆動は必ずしも確実ではありません。I/Oの高速化は消費電力の増加、タイミングの厳しさ、そしてベースダイへの負荷増大をもたらします。TrendForceは、コストや発熱量が急上昇した場合、NVIDIAがRubinのSKUをHBM階層ごとに分割する可能性があると指摘しています。つまり、Rubin CPXには10Gb/sのパーツを、標準Rubin構成には低速スタックを提供するということです。代替案として、サプライヤーの段階的な認定と検証期間の延長（歩留まり向上のため）が既に検討されています。
対照的に、サムスンはノード移行に積極的です。HBM4ベースダイは、より高いクロック速度と低いスイッチング電力をサポートするロジッククラスのノードである4nm FinFETに移行しています。これにより、SKハイニックスがより多くの量を出荷したとしても、サムスンはハイエンド市場で優位に立つ可能性があります。Micronは、2,048ビットインターフェースと2TB/sを超える帯域幅を備えたHBM4のサンプル出荷を確認しましたが、10Gb/sが対象範囲に含まれているかどうかは明らかにしていません。
AMDのMI450はまだ登場予定だが、メモリ仕様は既に判明している。HeliosラックはGPUあたり最大432GBのHBM4をサポートすると予想されており、AMDは物理容量でNVIDIAに匹敵、あるいは上回る可能性を秘めている。CDNA 4では、Rubinの推論性能の優位性を明確に狙ったアーキテクチャのアップグレードも採用されている。
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ルーク・ジェームズはフリーランスのライター兼ジャーナリストです。法務の経歴を持つものの、ハードウェアやマイクロエレクトロニクスなど、テクノロジー全般、そして規制に関するあらゆることに個人的な関心を持っています。
